是就是出现如下错误：
vsim -sdftyp tb_test1s25board_vhd/u0=E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo -t 1ps work.tb_test1s25board
# vsim -sdftyp tb_test1s25board_vhd/u0=E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo -t 1ps work.tb_test1s25board
# Loading C:Modeltech_5.8ewin32pe/../std.standard
# Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_1164(body) # Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_arith(body) # Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_signed(body) # Loading dspbuilder.dspbuilderblock(body) # Loading lpm.lpm_components
# Loading C:Modeltech_5.8ewin32pe/../std.textio(body) # Loading work.tb_test1s25board(tbdspbuilder) # ** Warning: (vsim-3473) Component 'u0' is not bound.
# Time: 0 ps Iteration: 0 Region: /tb_test1s25board File: e:/stratix_dspboard_1s25/tb_test1s25board.vhd
# ** Error: (vsim-SDF-3250) E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo(0): Failed to find INSTANCE 'tb_test1s25board_vhd/u0'. # Error loading design
还有在加入.sdo文件时，有个apply to region的选项，该如何填啊？
region是指向你的design instance的位置，如果在你的测试程序模块名为test，其中设计的例示名为design那么添 /test/design
对啊，谢谢楼上的回复，但比如我的源程序叫example.vhd；testbench文件是tb_example.vhd；设计的例示名应该在哪里找啊？
我找到了例化名，在testbench中：U0：test1s25board port map....
所以，apply to region应该是/test1s25board/U0吧，但是仿真后还是出现如下错误 # ** Warning: (vsim-3473) Component 'u0' is not bound.
# Time: 0 ps Iteration: 0 Region: /tb_test1s25board File: E:/Stratix_DSPBoard_1S25/tb_test1s25board.vhd # ** Error: (vsim-SDF-3250) E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo(0): Failed to find INSTANCE '/test1s25board/U0'. # Error loading design
在testbench中：U0：test1s25board port map所以，apply to region应该是/U0。
13. 关于MODELSIM添加ALTEARA仿真库问题
根据《Altera FPGS/PLD 设计基础篇》第8章 第三方EDA工具 （260页）第2点所说添加仿真库，三种方法都不成功。
第一种：安装盘及安装目录下都无\
第二种：也未见该书有“Altera_sim_lib\压缩文件，却有Altera_lib_files文件夹，但无法导入
第三种：书中所说键接无效，也搜索不到所谓“msmindex.jsp 请问是什么问题，特别想请篇写本书的老师，说明一下
没有问题，我一直就这么用的
可以把QUARTUS中的一个叫ALTERA_MF_COMPONENTS.VHD文件加进去就可以了。
14. 在modelsim进行仿真，编译都通过了就是不能loading，请教是否是因为缺器件库的原因？
用synplify综合后的*.vm文件，在modelsim进行仿真，编译都通过了就是不能loading，请教是否是因为缺器件库的原因？
# vsim testben # Loading work.testben # Loading work.divider
# ** Warning: (vsim-3010) [TSCALE] - Module 'divider' has a `timescale directive in effect, but previous modules do not. # Region: /testben/uut
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(51): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(69): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(87): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(105): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(127): Instantiation of 'cyclone_lcell' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# Error loading design `include \`include \看看
你应该将cyclone_atoms.v文件编译到工程中
15. 请问各位大侠如何用Modelsim查看被仿真文件的非端口信号? 请问各位大侠如何用Modelsim查看被仿真文件的非端口信号？
用add wave * 加入的是一些乱七八糟的信号，与原来定义对不上号。求教解决办法！
功能仿真不会出现这种问题。你说的是后仿真吧？布局布线后，内部的一些信号名称会改变，可以先加几个测试端口，看完需要的信号后，再删掉即可。
哈哈，我用的也是这种笨办法，有没有更好的办法呢？如果设计有很多层，若仿真出现错误，想查看某层中的某个自定义信号用这中办法就无能为力了。
那是你testbench写得不对吧？把objects窗口调出来，Alt+v+d+b然后选择你想要看的信号，可以一个信号一个信号的加到wave里面去
add-wave-signal in design基本上所有的信号都有了
add-wave-signal in design 和add wave *一样，加入的信号和原信号名字对不上号(端口信号是一样的)，一个自定义的中间信号有N个信号与之对应，分析信号时非常不便，假设设计分N层(VHD文件)，在顶层仿真中要查看底层的某个信号又该如何进行呢？
16. 请教达人一个SDF的问题
我在用MODELSIM做后仿的时候，遇到这样一个问题，就是把SDO文件加进去会出现以下的问题，是不是我的APPLY TO REGION填得不对啊，我写的格式是/测试顶层模块名/例化名。各位达人帮忙分析下，谢谢 # ** Warning: (vsim-7) Failed to open SDF file \# No such file or directory. (errno = ENOENT)
# ** Error: (vsim-SDF-3445) Failed to parse SDF file \
# Time: 0 ps Iteration: 0 Region: /testfat File: D:/modelsim pro/chugao/testfat.v
No such file or directory.
不是说了吗？没有此文件或者是路径不对！我想错误应该在两个方面： 1.库加的是否对；
2.APPLY TO REGION是否对！
17. 关于出不来波形的问题（摘自ModelSim安装目录的教程） For ModelSim users:
This release uses the following licensing versions:
FLEXlm v9.5;
Mentor Graphics Licensing MGLS v2004.2 and PCLS 2004.328. * * * * * * * * * * * * * * * * * * * * * * *
Access comprehensive ModelSim documentation: Select Help > Help & Manuals * * * * * * * * * * * * * * * * * * * * * * * For ModelSim SE users:
The automatic invocation of the design-wide performance optimization tool \
The optimization step will improve run time performance and affect the visibility of objects in the design. To enable debug visibility it is recommended you add additional options to vopt on the vsim invocation via the -voptargs argument. For example: vsim -voptargs=\
which enables full debug access to objects in the optimized design. To understand the full usage of +acc and -voptargs, please refer to the following chapter in the User's Manual: \
If required, you may obtain the previous behavior ofvsim, where it does not perform performance optimizations, by setting the modelsim.ini variable \先要把modelsim.ini的只读属性去掉！ 来自: http://hi.http://www.wodefanwen.com//hsyl/blog/item/46746d8195810cd4bd3e1e06.html