计时状态仿真波形
六、逻辑综合
完成项目创建和设计输入后，用Quartus II的编译器（compiler）对设计进行检查和逻辑综合，并生成用于配置可编程逻辑器件的下载文件。Quartus II编译器中的Analysis & Synthesis模块将分析设计文件并建立工程数据库。该模块使用Quartus II内置综合器，综合Verilog HDL设计文件（.v）。 （1） 编译器件选项设置。 （2） 引脚分配。 （3） 编译设计。 （4） 查看适配结果。
七、下载到硬件电路
在设计（工程）编译成功后，便可以对所选的（Altera）目标器件进行编程和配置。Quartus II编译器的Assembler 模块将会对工程的各个组件转换成编程文件，包括编译器对象文件（*.pof）和SRAM对象文件（.sof）。Quartus II编译器（Progrsmmer）可以使用这些编程文件与Altera编程硬件配合，对Quartus II软件所支持的Altera器件进行编程和配置。
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八、总结
在QuartusII开发环境下，采用自顶向下的设计方法有利于在早期发现结构设计中的错误，避免不必要的重复设计。再结合基于FPGA 的“在系统”可编程实验板，轻轻松松就能实现各种电子产品的设计，现场观察实验测试结果。大大缩短了产品的设计周期和调试周期，提高了设计的可靠性和成功率，充分体现了可编程逻辑器件在数字电路设计中的优越性。
九、心得体会
两周时间的课程设计，终于达到了数字秒表系统的要求，尽管还不是十分完美，但从心底里说，还是很高兴的。
通过以上步骤就可以完成对数字秒表的过程设计。这次设计，我克服了很多关于设计问题方面的困难，使我对Quartus II软件的使用有了更进一步的了解，同时也积累了一些经验。在这次的课程设计中，我体会最深的就是，理论与实际的差别，往往理论上十分成熟的技术，在真正实现的过程中还是会出现很多问题，要考虑到诸多因素。通过此次设计，我真正的意识到，在以后的学习中，要理论联系实际，把我们所学的理论知识用到实际当中，只有通过实践，才能不断提高，不断进步。
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参考文献
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[6]杜慧敏，等. 基于Verilog的FPGA设计基础. 西安：电子科技大学出版社，2006. [7]杜勇. FPGA/VHDL设计入门与进阶. 北京：机械工业出版社，2011. [8]杨晓惠，等. FPGA系统设计与实例. 北京：人民邮电出版社.
[9]周瑞景，等. 基于Quartus II的数字系统Verilog HDL设计实例讲解. 北京：电子工业出版社，2010.
[10]王金明. 数字系统设计与Verilog HDL设计实例. 北京:电子工业出版社，2009.
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