长 春 大 学 课程设计纸
1. 设计题目
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设计带中断屏蔽位的中断优先权排队带电路。
2．设计目的
1．对已学过的组成原理知识知识进行综合运用。 2．能按要求设计出具有一定功能的逻辑电路。
3．设计任务
1、已知在多级中断中，每一级均有一根中断请求线送往CUP的中断优先级排队电路，对每一级赋予了不同的优先级。这是一种独立请求的逻辑结构。
2、而且中断请求信号保存在中断请求寄存器当中，经过“中断屏蔽”寄存器控制后，可能有多个请求信号进入排队电路。而排队电路就可以根据事先设计好的逻辑电路判断那个设备的优先级最高，从而响应该设备的中断请求。
2、利用Quartus II完成电路图的绘制，选择合适的逻辑电路和芯片。 3、对所设计的电路分析其性能优劣，并与所熟悉的其他电路做比较，总结各自优缺点,利用软件进行仿真。
4．设计分析
因为在该电路要用到充当中断请求的寄存器，充当中断屏蔽的寄存器以及响应符合获得中断请求的设备的译码器。所以首先要选择以上芯片。
通过以前学习数字逻辑的知识可知道，可以使用两个74163二进制寄存器充当中断请求寄存器和中断请求屏蔽器，而是用74148-3-8译码器做为该电路中的译码器。
5. 设计过程
5.1 设计原理
译码器
中断请求寄存器
图1- 设计原理图
中断屏蔽寄存器 共 6 页 第 1 页
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Q0 Q1 Q2 Q3
ET 74163 EP LD CP
D0 D1 D2 D3 CR
图2- 74163二进制寄存器逻辑符号图
表1- 74163二进制寄存器功能表
↑
0
×
×
×
×
同步清0
CP
/CR LD ET
EP
功 能
↑ 1 0 × 同步置数
× 1 1 0 1 0 1
保 持
× 1 1 1 保持,CO=0
↑ 1 1 1 模16加法计数
由上面图1和表1可知，要使中断寄存器与中断屏蔽器同步置数，CR=1，LD=0，ET和EP悬空，同时给一个CP一个高电位。
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表2- 74148起码器功能表
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图3- 74148译码器器逻辑图
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由上面图3和表2可知：想让译码器的输出能够获得中断请求的设备序号，使译码器中的使能端置为0，1，2.，7输入端悬空！而让排队优先级电路中的
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的输出以优先级高到底，依次接入译码器的输入端的6，5，4，3接口即可。 5.2 器件选择
使用的是74LS163集成器件充当中断请求寄存器和中断请求屏蔽器。74148译码器实现从优先级排队电路中获得的信号编译。
一输入非门： 二输入与门：二输入与非门：三输入与非门： 四输入与非门：
5.3 电路链接及结果显示
根据图1在Quartus II上设计连接图并且编译：
图4-.连接图
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编译没有错误产生。然后设定值开始仿真如图5：
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图5- 时序图
仿真没有错误，然后输出结果如图6：
图6- 时序仿真图
在第一个稳定输入信号时
中断请求寄存器输入端为1111；说明四个设备都有请求！ 中断屏蔽寄存器输入端为：1111；说明四个设备都没有被屏蔽！ 同时在第二个时序里给了CP一个脉冲！ 结果为图6有色部分。 结果为：001=1；结果正确！
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图7- 时序仿真图
在第二个稳定输入信号时
中断请求寄存器输入端为0001；说明第四个设备有请求！
中断屏蔽寄存器输入端为：0011；说明第三，第四个设备都没有被屏蔽！ 同时在重新给了CP一个脉冲！ 结果为100=4；结果正确！
6 . 设计心得
在这次课程设计中，我学到了许多，一是对Quartus II工具的使用，二是对所学的电路、数字逻辑、组成原理课程的应用，收获颇多。
在这次的课程设计中，自己努力去做，遇到不会的问题，积极思考，询问老师，团队协作，互相讨论，很快的解决了问题。其中，连接图过程反复试验，多次修改，通过协作，找出其中的产生的错误。要想做出作品，必须自己亲自动手去做，还要做到多思考，多请教，到讨论，多检验。
7. 参考文献
《计算机组成原理》 谷赫 邹凤华 李念峰等 编著 科学出版社
《数字逻辑》 鲍家元 毛文林 编著 高等教育出版社
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