图15-4 JK触发器组成异步二—十进制加法计数器
CP 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 表15-2 计数器逻辑状态 二进制数 Q3 Q2 Q1 QO 十进制数 （四） 异步二—十进制减法计数器
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按图15-3 用触发器和与非门组成异步二—十进制减法计数器，将触发器输出端分别接至二—十进制显示电路插孔Q4 Q3 Q2 Q1，其他要求和步骤与异步二—十进制加法计数器相同。
图15-5 JK触发器组成异步二—十进制减法计数器
（五） N进制计数器
对于BCD8421码二进制计数器（74LS197），欲构成N进制计数器，只需将 该计数器的四位输出取其权值之和等于N，然后通过与非门反馈至该计数器的R端即成。
五．实验设备
名称 数量 型号 1.适配器 1只 16005001 2.四位输入器 1只 16005036 3.四位输出器 1只 16005035
4.锁紧插座14芯 3只 16005003
5.锁紧插座16芯 1只 16005004 6.2位显示器 1只 16005006
7.集成芯片 若干 74LS390，
74LS
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8.实验电源 9.实验板 10. 电子导线 1台 1块 若干
197等 5V/1A 6孔
六．分析与讨论
1. 试述异步计数器与同步计数器的原则区别。
2. 试分别搭接五进制和七进制计数器，画出实验接线图。
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四 触发器及其应用实验
一．实验目的
3. 学习触发器逻辑功能的测试方法。
4. 了解基本RS触发器、D 触发器及JK触发器的逻辑功能及触
发方式。
5. 进一步学习用示波器测量比较两路相关信号波形的周期、脉宽
等参数的方法。
二．实验原理
双稳态触发器具有两个互补的输出端Q和Q。触发器正常工作时,Q与Q的逻辑电平总是互补,即一个为―0‖时另一个一定是―1‖。（当触发器工作在非正常状态时,Q和Q的输出电平有可能相同,使用时必须注意避免出现这种情况）。
RS触发器具有两个开关量特性的激励输入端R和S，R的有效电平使触发器复位（Reset）,Q =―0‖；S的有效电平使触发器置位（Set），Q =―1‖,所以称为Reset_Set触发器。
图16-1 与非门组成的基本RS触发器电路原理图
图16-1是两个与非门互相反馈组成的基本RS触发器电路。
当激励S为有效电平时,
输出Q立即置位为―1‖,而激励R为有效电平时,输出Q复位为―0‖,
两者都为无效电
平时,输出保持原来的状态不变。JK触发器具有两个激励输入端―J‖,―K‖,其特性方程为:Qn?1?JQ?KQn 。在有效时钟脉冲触发时,输出可以实现―同步置位‖,―同步
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n
复位‖,―状态不变‖,―状态变反‖四种功能。741LS12是下降沿触发有
效的集成JK
触发器,片上有两个JK触发器,引脚标号以―1‖,―2‖区别，如图16-2
（a）所示。
D触发器只有一个激励输入端D。当触发脉冲有效时，D触发器的输出与激励输入相
同，由于在时间上滞后于输入，所以又称Delay触发器。74LS74是上升沿触发有效的双D集成触发器，片上有两个D触发器，引脚排列如图16-2（b）所示。
集成触发器一般具有直接（direct）置位、复位控制端SD与RD，如图16-2中741LS12和74LS74引脚图所示。当RD或SD有效时（为低电平―0‖），触发器立即被复位或者置位。所以，RD与SD又称异步复位、置位端。直接置位、复位功能可以用来预置触发器的初始状态，但在使用时必须注意两者不允许同时有效，而且不允许与时钟触发控制同时有效。
(a) (b)
(c)
图16-2 器件引脚排列图
T触发器也只有一个激励控制端―T‖，其特性方程为：
Qn?1?TQ?TQn。当触发条件满足时，若激励T =―0‖，触发器的
n状态不变，当T =―1‖,触发器的状态变反。
T?触发器没有激励输入，只受触发时钟脉冲控制,其特性方程为：
Qn?1?Q。 只要触发条件满足，T?触发器状态的输出状态随触发
n脉冲CK输入连续翻转。如果T?触发器的初始状态为―0‖,奇数个触发脉冲输入后其状态为―1‖,偶数个触发脉冲输入后状态
T?为―0‖,类似以一位二进制数累计触发脉冲输入的个数（进位溢
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