时钟选择：选择clock0即选择FPGA主频时钟输入端（179脚，可选择的频率自0.5Hz至50MHz）。若选择“XMHz”，即选择FPGA主频时钟输入端为127脚以及A/D或D/A的时钟输入端接20MHz晶振。两针座“FS”的FOUT输出20MHz频率；3、4针座的P28、P29、P152可为FPGA内的锁相环输入时钟信号。注意，使用A/D，D/A板必须打开GW48-PK2主系统板上的+/-12V电源，用后关闭！ 数据输出 D7D6D5D4D3D2D1D0Pin7Pin6Pin5Pin4Pin3Pin2Pin1Pin0数据输出Pin9Pin8Pin7Pin6Pin5Pin4Pin3Pin2Pin1Pin0D9D8D7D6D5D4D3D2D1D0入输号信拟模5510876GW_ADDA板引脚图AINADCLK20MHzA/D D/A CLOCK PinAINP127JADADCLK数据输入D9D8D7D6D5D4D3D2D1D0Pin9APin8APin7APin6APin5APin4APin3APin2APin1APin0Aclock0帽路短3针数据输入Pin9BPin8BPin7BPin6BPin5BPin4BPin3BPin2BPin1BPin0BD9D8D7D6D5D4D3D2D1D0P179clock056515651速高超D/A出输号信拟模速高超D/AAOUT（A）A口输出DACLKDACLKAOUT（B）B口输出出输号信拟模入输号信拟模速高超A/D速高超A/D 图7-2、GW-ADDA适配板原理图(可配各种适配板,如GWSOPC、GWAK30、GWAC3、GWAK100等) 数据输入D9D8D7D6D5D4D3D2D1D0P26/P43P28/P46P54/P48P56/P59P58/P62P60/64P62/P101P82/P131P94/P128P100/P121GWDA2C板双D/A引脚图数据输入P27/P44P31/P47P53/P49P55/P60P57/P63P59/102P61/P100P79/130P91/122P127/P132D9D8D7D6D5D4D3D2D1D05651速高超D/A出输号信拟模5651速高超D/A出输号信拟模入输号信拟模50MHzJADJDA帽路短3针P126/P13350MHzAOUT（A）A口输出DACLKclock0(P123/P126)clock0DACLKAOUT（B）B口输出左侧引脚号对应GWAC3板，右侧引脚号对应GWAK30板，即：P（GWAC3板引脚）/ P（GWAK30板引脚）数据输入D9D8D7D6D5D4D3D2D1D0P26/P43P28/P46P54/P48P56/P59P58/P62P60/64P62/P101P82/P131P94/P128P100/P121GWAD2C板D/A A/D引脚图数据输入P27/P44P31/P47P53/P49P55/P60P57/P63P59/102P61/P100P79/130D7D6D5D4D3D2D1D05651速高超D/A出输号信拟模5510速高超A/DAINB口输出20MHzJADJDA帽路短3针P127/P13220MHzAOUTA口输出DACLKclock0(P123/P126)clock0ADCLK左侧引脚号对应GWAC3板，右侧引脚号对应GWAK30板，即：P（GWAC3板引脚）/ P（GWAK30板引脚） 图7-3 GWDA2C和GWAD2C板引脚图 41
表7-1 GW_ADDA板D/A5651(A)引脚查阅表 适配板名 端口引脚 D0/Pin0A D1/Pin1A D2/Pin2A D3/Pin3A D4/Pin4A D5/Pin5A D6/Pin6A D7/Pin7A D8/Pin8A D9/Pin9A DACLK Clock0 适配板名 端口引脚 D0/Pin0B D1/Pin1B D2/Pin2B D3/Pin3B D4/Pin4B D5/Pin5B D6/Pin6B D7/Pin7B D8/Pin8B D9/Pin9B DACLK 适配板名 端口引脚 D0/Pin0 D1/Pin1 D2/Pin2 D3/Pin3 D4/Pin4 D5/Pin5 D6/Pin6 D7/Pin7 D8/Pin8 D9/Pin9 ADCLK 第八章 （PIO66-PIO67） 0 0 0 1 1 0 GW48-SOPC GWAC6 P79 P82 P78 P76 P75 P77 P73 P74 P67 P68 P127 P179 GW48-SOPC GWAC6 P100 P99 P98 P95 P94 P93 P87 P88 P85 P86 P127 GW48-SOPC GWAC6 P42 P43 P44 P45 P46 P47 P48 P49 P127 P135 P133 P132 P120 P121 P80 P82(IO37) P81(IO36) P86(IO39) P83(IO38) P136 P126 P130 P100 P104 P76(IO35) P75(IO34) P78(IO37) P77(IO36) P84(IO39) P83(IO38) P127 P61 P60 P58 P57 P56 P55 P54 P53 P47 P46 P74 P101 P100 P99 P98 P96 P95 P94 P91 P88 P85 P130 GWAC6 For AD 876 P115 P118 P117 P120 P119 P121 P122 P124 P123 P126 P127 GWAK300+ For AD 876 P114 P115 P116 P117 P118 P119 P121 P123 P124 P125 P130 P128 P122 P131 P130 P101 P100 P64 P102 P62 P63 P136 P126 GWAK30 P94 P91 P82 P79 P62 P61 P60 P59 P58 P57 P127 P123 GWAC3 P197 P198 P195 P196 P192 P193 P190 P191 P187 P189 P74 P182 GWAK100A P82 P81 P80 P79 P76 P77 P74 P75 P70 P71 P130 P185 GWAK300+ GWAK30 GWAC3 GWAK100A GWAK300+ 表7-2 GW_ADDA板D/A5651(B)引脚查阅表 表7-3 GW_ADDA板8位AD5510和10位AD876引脚查阅表（右两列是对AD876的引脚） GWAK30 P43 P44 P46 P47 P48 P49 P59 P60 P136 GWAC3 P26 P27 P28 P31 P54 P53 P56 P55 P127 GWAK100A P159 P160 P161 P162 P163 P164 P166 P167 P74 GWAK300+ P40 P41 P44 P43 P46 P47 P48 P49 P130 单片机与GW48-PK2实验系统接口说明
显示模式 计算机组成原理实验模式 示波器模式 显示实验编号 42
在GW48-PK2右侧的单片机中存储了四种LCD显示程序。显示模式可通过PIO66/PIO67来进行选择：
1 1 广告模式 （1）示波器模式： PIO66=‘0’；PIO67=‘1’；数据P1.0~P1.5——Y轴的数据。数值范围：0~3FH； P1.7——X方向水平同步时钟。 应用示例： 6位正弦信号发生器。采用GW28-SOPC/DSP适配板”EP1C6Q240-8，引脚连接情况如下： 用途 数码管1 适配板 B0 B1 B2 B3 B4 B5 CLK_1 引脚锁定 30 31 36 37 38 39 182 用途 液晶显示 波形数据 单片机 P1.0 (PIO68) P1.1 (PIO69) P1.2 (PIO70) P1.3 (PIO71) P1.4 (PIO72) P1.5 (PIO73) P3.6 (PIO67) P3.7 (PIO66) P1.7 (PIO75) 适配板 Q0 Q1 Q2 Q3 Q4 Q5 S0=1 S1=0 CK 引脚锁定 180 / 119 181 / 118 182 / 117 183 / 116 184 / 114 185 / 113 217 / 7 218 / 144 179 / 111 输入时钟CLK0 功能选择： 示波器 同步时钟 时钟：正弦信号发生器主系统时钟CLK接clock0，且同步时钟CK=clock0=1024Hz—64Hz，注意频率不能太高，否则，液晶显示屏反应不过来。注，前排引脚数是Cyclone的，后排是1K30的。 （2）广告模式：开机后，未向目标系统下载配置数据时，自动处于该模式。广告模式中删除了原来的几种固定波形。 （3）显示实验编号：P3.7、P3.6= 1 0；P1.0~P1.5——实验编号数据；实验编号范围：实验01~实验63。
第九章 GWDVPB电子设计竞赛应用板使用说明
一、GWDVP-B板（基本结构如图9-1所示）含：
（1）单片机系统：通过改变FPGA中的逻辑结构，使之与RAM构成单片机总线工作系统和独立工作系统。
（2）显示系统：由8个数码管构成的串行静态显示系统，显示亮度好，稳定；占用端口少（P3.0和P3.1用于串行显示，但此2口都为输入方式，可复用）；单片机编程方便，控制简单，增加数码管的更改也十分简单。
独立显示板P3.0P3.1电源 Y64 (0~3fh) 0 128 X 串行静态显示RS232串行通信适配电路PC插座P08P2.7---P2.0 <---> PIO8 --- PIO15PIO24PIO2516P28P0.7 --- P0.0 <---> PIO7 --- PIO0单片机AT89C51/52座插示显晶液P3 PortCLOCK0CLOCK2工作电源5V3.3V2.5VFPGA/CPLDGWAK50/30GWA71288RAM/ROM复用P3、P1口P32建议连接信号P11P12P13CSDODISCLK93C4650MHz振12MHz晶 显示可配液晶RST键键 P1.1P1.2键P1.3键P1.4键P1.5键键 P1.6P1.7键P1.0
图9-1 电子设计竞赛应用板GWDVPB基本结构与电路原理图（其他引脚具体连接方法如图9-2所示）
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（3）ROM/RAM座：GWDVPB板上的FPGA和RAM/ROM可构成不同的工作方式，如：单片机最小系统方式、DMA方式、硬件高速计算方式、波形发生数据存储器等；又由于此座是与系统中的FPGA直接相接的，所以可根据需要插不同型号和容量的存储器，如27C512、28C64、6264、62256等。它与FPGA的连接方式见图9-2。 （4）通用FPGA接插系统：这是GWDVP板最具特点的结构，它由双排座构成（如附图1所示）、它将GWDVP系统构成了一个有机整体，其上可插含有不同型号、不同公司、不同逻辑容量和不同封装FPGA/CPLD的目标板，如1032、7128S、10K10、10K20、EP1K30、1K100、95108、EP1C3等。FPGA接插结构、引脚锁定查表方法，以及在系统下载方法等都与GW48系列EDA系统完全兼容！会用GW48系统即会使用GWDVPB（见附录第3节表格）！对GWDVP上的FPGA下载，可通过GW48系统上的下载口，用10芯下载线进行在系统下载，而不必拔下GWDVP上的目标芯片。 GWDVPB上的钟信号源由50MHz有源时钟源提供，它们确保了FPGA/CPLD优秀的高速性能的有效发挥。
（5）A/D和D/A系统：A/D和D/A转换系统必须由用户外接，连接端口可以是单片机的P1和P3口，也可以直接与板上的FPGA/CPLD的I/O口相接，以提高速度，如插GW-ADDA板等。具体引脚同样查阅附录第三节的表格。 （6）串行EEPROM。（7）键控系统：8个键，可按逐次查询方式编程控制（连接方式如图9-1，键盘子程序等诸多子程序可参见单片机文件GWDVPB.ASM、GWDVPA.ASM）。给8芯插座上插16键的插口，按阵列扫描方式编程控制； （8）二板合一结构：GWDVPB板是有主板与显示板两块合成的，优势是：1、除作为竞赛培训电路板外，便于直接用在电子设计竞赛中（分离式结构容易被接受）；2、显示板电源容易独立提供，减少对主系统的干扰。
(9) 液晶显示，如使用液晶，在主板的左下角有一双排插座，可以插液晶显示器。详细使用说明见光盘GWDVPB文件夹中：“HS162-4液晶显示使用说明”。 （10）3.3、2.5V电压源，为混合电压的FPGA使用。5V电压源外部提供。
（11）板的下放有一3针跳线，往左短路，禁止使用ROM/RAM，反之允许使用。 二、GWDVP-B板使用注意： （1）、兼容性：开发中，GWDVPB板须与GW48系统或GW6C++编程器配合使用，这表现在： 1、须利用GW48提供的10芯在系统下载接口和通信线进行编程下载；
2、GWDVPB板与GW48系统上的目标芯片板相互间完全兼容，因此可以使用GW48系统所有可配的目标芯片，所以在利用GWDVPB板开发时，就没有了在竞赛中发生逻辑资源不够用的担心，也没有对使用
SPKA01011D0PIO27P10VCCPIO48A1912D1PIO26P11P00PIO0FPGA/CPLD型号和生产厂家的限制！
PIO49A2813D2PIO29P12P01PIO1PIO46A3715D3PIO28P13P02PIO2 （2）、单片机子程序使用方法：
PIO47A4616D4PIO31P14P03PIO3 配附的光盘中的“GWDVPB”目录中PIO44A5517D5PIO30P15P04PIO4PIO45A6418D6PIO33P16P05PIO5有与GWDVPB系统相配的单片机子程序PIO42A7319D7PIO32P17P06PIO6GNDPIO43A825RSTP07PIO7PSENVCC（GWDVPB.ASM，GWDVPA.ASM），此PIO40A924P30EAALEPIO41A1021P31ALE文件中有加法、减法、乘法、除法、开方、PIO38A112320CEP32PSENPIO39A12222OEPIO35P33P27PIO8数码显示、键盘控制、BCD码到2进制码PIO36A1326P34P26PIO9PIO37A1427P35P25PIO10转换、2进制码到BCD码转换等子程序以
PIO34A151P36P24PIO11P37P23PIO12及设计示例等。注意，程序中单片机的堆栈RAM/ROMX2P22PIO1327C512AT89C51P21X1PIO14设在“60H”，方法可参考
6264GNDP20PIO15“GWDVPB.ASM”。方法如下： 62256
图 9-2 GWDVPB板RAM/ROM与FPGA，及单片机与FPGA的引脚连接原理图 1、显示子程序：程序名“DIRR0”，
使用方法见（5、）。 2、数码管熄灭子程序：程序名“NL0”。 3、键盘子程序：程。序名“KKEYI”，每调用一次，则对P1口上的8个见扫描检测一次，如果无按键信号，将不跳出此子程序，直到测到有按键信号为止，返回的数据在ACC中，ACC中的数与P1口的某一端口序号一样，如ACC=3，即表示，P1.3上有按键信号。 4、无符号加法子程序：程序名“ADDMB”。 5、单片机测频率子程序：程序名“PROSD”， 每调用一次，即对单片机P3.5口上的信号频率测试一次（测频范围：1Hz—500KHz），测出的频率显示在数码管上，最低一位（左第7个）的单位是Hz。 6、除法子程序：程序名“DIVD1”，即2N字节（2进制）的数除以1N字节的数，被除数字节数放在30H单元中；除数字节数放在31H单元中。例如N=3，则6个字节的被除数分别放在（4AH，4BH，4CH，4DH，4EH，4FH）单元中，3字节除数放在（5DH，5EH，5FH）单元中，计算后的商放在（4DH，4EH，4FH）单元中，高位都放在左面。 7、N字节乘M字节乘法子程序：程序名“MULNM”。 8、2进制码至BCD码转换子程序：程序名“HEXBCD2”。 9、快速乘法子程序：程序名“MULT3”。 10、N字节压缩BCD码至M字节2进制码转换子程序：程序名“BCDHEX1”。 11、带符号原码加法子程序：程序名“ADDS1”。 12、开方子程序：程序名“SQR1” 13、串行EEPROM93C46读数子程序：程序名“SEPRD”。16位读数方式，先将数据地址（00H-3FH）放在22H单元中，再调用子程序“LCALL SEPRD”，读出的数放在21H和20H单元中，高位在前。注意，使用93C46要根据板上
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的信号标注进行连线。
14、串行EEPROM93C46写数子程序：写数顺序，先调用写允许子程序“LCALL EABLE”，再将8位地址数XXH、待写入的高8位字节和低8位字节分别放在22H、21H和20H单元中，然后调用写子程序“LCALL SEPWR”， 最后调用写禁止子程序“LCALL DISLE”。15、如图9-1所示，时钟50MHz接CLOCK2、时钟12MHz接CLOCK0。
16、显示：显示系统由7个74LS164构成串行静态显示电路，此显示系统的数据口接单片机的P3.0、CLOCK接P3.1；显示子程序名为“DIRR0”，7个数码管的显示缓冲寄存器依次为：16H、15H、14H、13H、12H、11H、10H，小数点的缓冲寄存器是0AH，其中某一位为1时，对应的数码管的小数点发亮。
第十章 现代计算机组成原理实验适配板/GWAK100A适配板使用说明
现代计算机组成原理实验系统上的适配板即为GWAK100A板。此板除含EP1K100外，还有如图10-1所示的16位高速SRAM、6264/28C64EEPROM、并行通信接口、4排I/O接口以及可插GWPSM掉电保护模块的座（在板的右侧）。作为计算机组成原理实验，详细用法参考《现代计算机组成原理实验讲义》。此板若作普通EDA实验开发，用法与GWAK30板相同，其引脚锁定和使用电路选择可通过参阅附录第2节的电路图和第三节的表格，注意，其配置口也是JTAG口。其它外接I/O引脚可根据适配板上标的引脚号使用外界信号。示例在光盘 .\\computer\\Cpp100\\
图 10-1 现代计算机组成原理实验适配板上SRAM、EEPROM和并口与EP1K100的引脚连接原理图
附录：GW48 EDA/SOPC主系统使用说明
第一节 GW48教学实验系统原理与使用介绍
一、GW48系统使用注意事项 (用户必读！！！)
a：闲置不用GW48系统时，必须关闭电源，拔下电源插头！！！
b：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。
c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。
请特别注意，尽可能不要随意插拔适配板，及实验系统上的其他芯片。d：并行口工作模式设置在“EPP”模式！ e: 跳线座“SPS” 默认向下短路（PIO48）；右侧开关默认拨向“TO MCU”。
f: 对于GW48-PK2系统，左下角拨码开关除第4档“DS8使能”向下拨（8数码管显示）外，其余皆默认向上。 二、GW48系统主板结构与使用方法
以下将详述GW48系列SOPC/EDA实验开发系统（GW48-PK2、GK、CK）结构与使用方法，对于这3种型号的不同之处将给予单独指出。该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化---重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器
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