此处有错，并不是逻辑有问题，是因为密度不够的问题，需要在encounter阶段加FILLER，FILLER是与逻辑无关的，因为代工厂的流片加工要求，需要加的，密度不够，加工容易引起问题。所以如果DRC报类似错误，如果是需要流片的版图，除非代工厂同意，否则必须清除这些错误。 第三步：lvs检查
1）Lvs检查之前，我们需要把综合后的verilog文件转换成网表文件，用于lvs，方法如下： 终端下执行：v2lvs -v mux.v -l tsmc18_lvs.v -o CHIP.spi -s tsmc18_lvs.spi -c cic_ -n
calibre -lvs -spice layout.spi -hier -auto Calibre-lvs-cur_soce，之后会得到一个CHIP.spi的网表文件。（此处的verilog的转换是用库中的lvs.cmd产生） 2）用来lvs的网表我们选择之前导出CHIP.spi：
然后run lvs，匹配成功！
8 用abstract对模块进行抽取
我们把8*8乘法器模块用abstract工具导出lef，作为硬核，用于后面自动布局布线的调用，我们可以从此试验中找到模数混合自动版图的设计思想。 Abstract Def=>Lef
第一步：创建一个新的library，并关联一个tf文件。
第二步：导入standcell.gds
注：(1)不需要输入streamOut.map也不用点上（no merge）要更改。
Top Cell Name 为空
第三步：导入standcell.lef
不需
第四步：导入mux.def
第五步：打开 library manager 在mux库里打开mux的layout，并选择tools=>layout。
第六步：选择 Edit=>Search ,点击 Add Criteria ,如下设置，选择aplly ，在选择 Replace All。
第七步：保存退出
第八步：打开 abstract，并打开mux库。然后把mux模块从core导入到block当中，方法：点击mux，然后cell=>move=>block=>OK。
第九步：点击GDS图中label，然后点击Q查看Properity。看看是什么层，然后看看下面的
net的Properity是什么层，以及是什么purpose。Purpose：pin。具体含义主要看abstract UG。
<1> 点击
，输入Map text labels to pins
层：METAL3，
Map text labels to pins 的书写格式及含义参考abstract UG。
<2>点击
<3>点击
<4> Export lef
<5>查看abstract.lef里面有没有VDD和VSS