才作减计数。当高、低位计数器处于全零 , 且 CPD 为 0 时 , 置数端LD2 =0, 计数器完成并行置数 , 在 CPD 端的输入时钟脉冲作用下 , 计数器再次进入
下一循环减计数。
2.3.2 时钟模块
为了给计数器74LS192提供一个时序脉冲信号,使其进行减计数,本设计
采用555构成的多谐振荡电路(即脉冲产生电路),其基本电路如图2-6示.
其中555管脚图如下图2-5示.由555工作特性和其输出周期计算公式可
知,其产生的脉冲周期为: T=0.7(R1+2R2)C 。
因此,我们可以计算出各个参数通过计算确定了R1取15k欧姆,R2取
68k欧姆,电容取C为10uF、C1为0.1uF,.这样我们得到了比较稳定的脉冲,且其输出周期为1秒.
图2-5 555管脚图