2.3.1 8421BCD码递减计数器模块
计数器选用汇总规模集成电路74LS192进行设计较为简便，74LS192是十
进制可编程同步加锁计数器，它采用8421码二-十进制编码，并具有直接清零、置数、加锁计数功能。
图2-3是74LS192外引脚及时序波形图。图中CPU、CPD分别是加计数、
减计数的时钟脉冲输入端（上升沿有效）。
LD是异步并行置数控制端（低电平有效）， CO、BO分别是进位、借位
输出端（低电平有效），CR是异步清零端，D3-D0是并行数据输入殿，Q3-Q0是输出端。
74192的功能表见下表2-1所示。其工作原理是：当LD=1，CR=0时，若
时钟脉冲加到
图2-3 74LS192外引脚及时序波形图 CPU端，且CPD=1
表2-1 74LS192功能表