THGSC-3型 大规模EDA/SOPC综合实验开发系统
以使管脚分配生效。
7． 用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA 中。
8． 将数字信号源模块F的时钟选择为1kHz，拨动相应的拨动开关，输入一个四位的乘数（SW5-SW8）和被乘数（SW1-SW4），观察在发光管D1-D8上显示的结果（灯亮表示对应的位为1）并记录。观察实验结果是否与自己的编程思想一致。
9． 实验完毕，关闭电源，整理实验器材。
六、实验结果
当设计文件加载到目标器件后，拨动相应的拨码开关，输入一个四位的乘数和被乘数，则在LED灯上显示这两个数值相乘的结果的二进制数。 七、实验报告
1． 给出不同的乘数和被乘数，绘仿真波形，并作说明。 2． 在这个程序的基础上设计一个八位的并行乘法器。
3． 在这个程序的基础上，用数码管来显示相乘结果的十进制值。
4． 把实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
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实验八 基本触发器的设计
一、实验目的
1． 了解基本触发器的工作原理。
2． 进一步熟悉在Quartus II 中基于原理图设计的流程。 二、实验设备
1． PC机 一台； 2． Altera Blaster下载器 一根； 3． THGSC-3型实验箱 一台。 三、实验原理
基本触发器的电路如下图8-1 所示。它可以由两个与非门交叉耦合组成,也可
图8-1 基本触发器电路
以由两个或非门交叉耦合组成。现在以两个与非门组成的基本触发器为例，来分析其工作原理。根据与非逻辑关系，可以得到基本触发器的状态转移真值表及简化的真值表，如下表8-1 所示： 不允许 置位 复位 保持 保持 复位 置位 不允许 S 0 0 1 1
R 0 1 0 1 Qnext Qnext 1 1 0 Q 1 0 1 Q’ S 0 0 1 1 R 0 1 0 1 Qnext Qnext Q 0 1 0 Q’ 1 0 0 表8-1 基本触发器状态转移真值表
根据真值表，不难写出其特征方程：
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其中式（2）为约束条件。
四、实验内容
本实验的任务就是利用Quartus II 软件的原理图输入，产生一个基本触发器，触发器的形式可以是与非门结构的，也是可以或非门结构的。实验中用按键模块的用SW1 和SW2 来分别表示S和R，用LED 模块的D1 和D2 分别表示Q和Q。在/R 和/S 满足式（2）的情况下，观察Q 和Q的变化。实验箱中的拨动开关、LED 与FPGA 的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明。 五、实验步骤
1． 打开QUARTUSII 软件，新建一个工程。
2． 建完工程后再新建一个图形符号输入文件，打开图形符号编辑器对话框。 3． 按照实验原理和自己的想法，在图形符号编辑窗口编写设计程序。 4． 设计好设计电路程序后，保存起来。方法同实验一。 5． 对自己编写的设计电路程序进行编译并仿真，对程序的错误进行修改。 6． 编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。 7． 用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA 中，观察实验结果是否与自己的编程思想一致。 8． 拨动相应的拨动开关SW1(R)、SW2(S)，则通过发光管D1(Q)、D2(Q)的亮和灭来显示这个触发器工作状态。将输入与输出和基本触发器状态转移真值表进行比较，看是否一致。
9． 实验完毕，关闭电源，整理实验器材。 六、实验结果 当设计文件加载到目标器件后，拨动相应的拨码开关（即R、S），则通过LED灯上的亮和灭来显示这个触发器的输入结果。将输入与输出和表7-1基本触发器状态转移真值表进行比较，看是否一致。 七、实验报告
1． 绘出不同R、S值的仿真波形，并作说明；
2． 设计一个其它的功能触发器如D触发器、JK触发器等；
3． 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来； 4． 实验心得和意见。
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实验九 四位全加器设计
一、实验目的
1． 了解四位全加器的工作原理。
2． 掌握基本组合逻辑电路的FPGA 实现。 3． 熟练应用Quartus II 进行FPGA 开发。 二、实验设备
1． PC机 一台； 2． Altera Blaster下载器 一根； 3． THGSC-3型实验箱 一台。 三、实验原理
全加器是由两个加数Xi 和Yi 以及低位来的进位Ci-1 作为输入，产生本位和Si 以及向高位的进位Ci 的逻辑电路。它不但要完成本位二进制码Xi 和Yi 相加，而且还要考虑到低一位进位Ci-1 的逻辑。对于输入为Xi、Yi 和Ci-1，输出为Si 和Ci 的情况，根据二进制加法法则可以得到全加器的真值表如下表9-1 所示：
表9-1 全加器真值表
由真值表得到Si 和Ci 的逻辑表达式经化简后为：
这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。 四、实验内容
本实验要完成的任务是设计一个四位二进制全加器。具体的实验过程就是利用实验系统上
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的拨动开关模块的SW1~SW4作为一个加数X输入，SW5~SW8作为另一个加数Y输入，用LED模块的D1~D5来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED与FPGA的管脚连接在以前的实验中都做了详细说明。 五、实验步骤
1． 打开QUARTUSII 软件，新建一个工程。
2． 建完工程之后，再新建一个VHDL File，打开VHDL 编辑器对话框。 3． 按照实验原理和自己的想法，在VHDL 编辑窗口编写VHDL 程序。 4． 编写完VHDL 程序后，保存起来。方法同实验一。
5． 对编写的VHDL 程序进行编译并仿真，对程序的错误进行修改。 6． 编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。
7． 用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA中。 8． 拨动相应的拨动开关SW1～SW4 作为一个加数X 输入，SW5～SW8 作为另一个加数Y 输入，用发光管模块的D1～D5作为结果S 输出，发光管亮表示输出‘1’， 发光管灭表示输出‘0’。任意输入两个四位的加数，观察发光管上的显示结果并记录。观察实验结果是否与自己的编程思想一致。
9． 实验完毕，关闭电源，整理实验器材。
六、实验结果
当设计文件加载到目标器件后，拨动相应的拨码开关，输入两个四位的加数，则在LED灯上显示这两个数值相加结果的二进制数。 七、实验报告
1． 给出不同的加数，绘仿真波形，并作说明； 2． 在这个程序的基础上设计一个八位的全加器；
3． 在这个程序的基础上，用数码管来显示相乘结果的十进制值；
4． 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来； 5． 绘出加法器的硬件实现原理图； 6． 实验心得和意见。
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