关系消失，因此FPGA能够反复使用。FPG/CPLD A的编程无须专用的FPGA/CPLD编程器，只需使用通用的EPROM、PROM编程器即可。当需要修改FPGA/CPLD功能时，只需换一片EPROM即可。这样，同一片FPGA/CPLD，不同的编程数据，可以产生不同的电路功能。因此，FPGA/CPLD的使用非常灵活。同时EDA开发工具的通用性、设计语言（本设计为VHDL）的标准化以及设计过程几乎与所用器件的硬件结构无关，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，可以在很短的时间内完成十分复杂的系统设计
EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的Max+plusII）。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。
VHDL语言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（Library-based）的设计特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件去，从而实现可编程的专用集成电路（ASIC）的设计。
1.2 频率计的发展情况
频率测量是电子测量中最为基本的测量之一。由于频率信号抗干扰能力强，易于传输，因此可以获得较高的测量精度。随着数字电子技术的发展，频率测量成为一项越来越普及的工作，测频原理和测频方法的研究正受到越来越多的关注。
在电子工程、源勘探、仪表等相关应用中，率计是工程技术人员必不可少的测量工具。不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。目前,市场上有各种多功能、高精度、高频率的数字频率计，但价格不菲。为适应实际工作的需要，本文在简述频率测量的基本原理和方法的基础上，提供一种基于FPGA/CPLD的数字频率计的设计和实现过程，本方案不但切实可行，而且具有成本低廉、小巧轻便、便于携带等特点。
数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。因此，它被广泛应用与航天、电子、测控等领域。它是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD）的广泛应用，以EDA工具为开发平台，运用VHDL语言，将使系统大大简化，提高整体的性能和可靠性。
1.用单元电路或单片机技术设计的频率计电路复杂、稳定性差。采用EDA技术就能够克服这一点，它可以把具有控制功能的各个模块程序下载在一块芯片上。这一块芯片就能代替原来的许许多多的单元电路或单片机的控制芯片和大量的外围电路。大大的简化了电路结构的复杂性，又提高了电路的稳定性。
2.以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。我们采用EDA技术可以通过修改程序来达到改变测量范围的目的。
第二章 设计所用工具与环境介绍
本实验用用到的主要硬件是:BTYG-EDA实验箱，核心芯片是CPLD，型号是FLEX10K20RC208-4。软件是用的Max+plusII，使用VHDL语言进行编程后，放到此软件里进行编译和仿真，当没有错误的时候下载到实验箱,进行硬件调试，最后得以功能实现。
2.1 BTYG-EDA实验开发系统简介
BTYG-EDA实验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备，适用于大学本科EDA教学，课程设计与毕业设计，也适用于其他项目开发使用。 2.1.1 系统特点
可编程器件的I/O接口与输入输出器件（开关、按键、数码管、发光二极管、信号源等）采用固定连接，在可编程器件的有限I/O资源下最大限幅的连接上输入输出器件，使得该系统能满足从简单的数字电路基础实验到复杂的数字系统设计，并延伸到具有创新性的综合电子设计等项目的开发等方面。试验方法上可以大量减少传统试验中需要大量连线而带来的诸多不便，使得实验从传统的硬件搭接为主转移到了以软件设计、仿真调试上来，并将传统的硬件设计方式用EDA技术来实现。可以节省宝贵的设计时间，提高工作效率。 2.1.2 系统资源介绍
（1）主芯片采用2万门208引脚CPLD，型号为FLEX10K20RC208-4，提供147条IO线。
（2）设计有专用配置芯片插座，以便上电自动配置需要。 （3）主时钟频率4MHz。 （4）单步时钟按键。
（5）6位七段数码显示。
（6）8路开关输入，8路按键输入。 （7）20路LED灯输出。
（8）1路8位高速模入通道：20MHz采样频率，配有高输入阻抗放大器，直流偏移调整电平，触发电平调整和同步触发电路。
（9）2路8位高速模出通道：10MHz更新速率，用于高速任意函数发生器。 （10）1个标准RS-232C串行接口。 （11）1个标准并行接口。 （12）1个PS/2借口。 （13）1个VGA接口。
（14）1个多功能扩展夹紧座。可扩接单片机、RAM、EPROM等芯片和用户扩展模板，该座提供38个IO线和电源。
（15）另外提供79条外扩IO线，并有主芯片引脚序号标明，允许用户自主锁定，方便编程。
（16）采用开关电源供电，除实验箱所需+/-5V外，还提供一组+/-12V/1A的备用电源。
2.2 CPLD简介
2.2.1 CPLD器件结构简介
具有固定输入和输出数目的任何组合逻辑函数可以在可编程只读存储器（PROM）中，以输出为输入的查找表方式来实现，许多实现组合逻辑的结构变型已从这一简单的概念引伸出来，然后利用VLSI的密度产生更通用的，能实现PCB板上几个简单PAL互连功能的器件是PAL/ PROM这类范例的扩展，称为PAL构造的PLD，也就是说复杂
可编程逻辑器件——CPLD(Complex Programmable Logic Devices). CPLD的架构方块图，如图2.9。
图2.9 CPLD的架构方块图
在考察PAL构造的CPLD之前，让我们先看一下或阵列可编、与阵列固定的可编程只读存储器。作为两级可编程逻辑较简单的概念，PROM具有n个输入和m个输出，2行的查找表，它有以下3个特点：
（1）给定输入和输出的数目，允许在逻辑设计完成之前就开始PCB设计，也允许在PCB设计完成之后更改PROM的设计。
（2）允许将时序校验从逻辑设计中分出来，因为通过此可编程器件的延时是固定的，与要实现的逻辑函数无关。
（3）器件的功能可以在较高的级别上规定，如用一系列逻辑方程或真值表表示，这样做可以加快设计。
但是PROM的结构也有两个主要的缺点：
（1）硅片面积和由此产生的成本以及封装和板的面积都是由乘积项的数量所决定，n输入的PROM就有2^n个乘积项。