实验二 十进制计数器实验
标 或使用 CTRL+L 执行全编译，如图 3-37 所示。
图 3-37 执行 start compilation
编译结果如图 3-38 所示。
图 3-38 全编译结果显示
23. 时序仿真。其主要用途是查看实际设计的电路运行时是否满足延时要求，时序仿 真考虑了电路实际运行的延时等因素。
单击菜单中 Assignment->Settings，选中 Simulator Settings 选项卡，在 Simulation mode
中选择 Timing，Simulation input 选择刚才建立的波形文件，完成后点击 OK，如图 3-39。
图 3-39 仿真模式设置对话框（时序仿真）
特别注意：图 3-31 和图 3-39 区别了功能仿真和时序仿真。
如果是 8.0 版，在左侧带问号的 Quartus II Simulator (Timing)处右击 start，启用时序仿
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真，如图 3-40A.
图 3-40A 启用时序仿真
如果是 7.2 版，由于没有 Tasks 窗口，需要在 Processing->Start 菜单按照 A―E 的步骤 执行。如图 3-40B 所示。每一步骤完成会弹出一个对话框，单击 OK 或者确定。
图 3-40B 时序仿真的后五步操作图解
仿真结果如图 3-41 与 3-42 所示。
图 3-41 仿真结果图
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图 3-42 时序仿真波形
24. 将设计下载在 FPGA 中。完成设计后就可以下载到板上实际运行，点击菜单项
Tools->Programmer 或点击图标 打开程序下载环境。点击 start 开始下载。(参考实验一)
25. 手工拨动 SW[0]，测试实验结果。
3.3 逻辑分析仪 SignalTap II 的使用
26. 首先将手工开关时钟换回 50Mhz 的时钟，否则由于时钟过于低速，SignalTap II
抓取不到波形。方法是在引脚配置中将 iclk 指定 AD15，之后全编译工程，并且下载运行！
可以看到绿灯有 5 个在亮，最左边的暗一点，如图 3-43A 所示。否则，很可能是引脚 分配出错，如图 3-43B 中出现了 Y27 设成了 V27 的错误。
图 3-43A 5 个灯都亮，正确。
图 3-43B 只有 4 个灯亮，错误。
27. 新建 SignalTap II 文件。点击菜单项 File->SignalTap II Logic Analyzer File
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图 3-44 新建逻辑分析仪文件
图 3-45 逻辑分析仪文件
由于窗口界面面积较小，可以通过文件左上角的 按钮将文件子窗口与主窗口分离。 28. 选择硬件，首先连接号 DE2-70，然后在文件右上的 Hardware 下拉菜单中选择
USB-Blaster，选好后应能自动识别出 Device 是 EP2C70。选择后的情况如图 3-46 所示。
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图 3-46 选择硬件环境
29. 选择逻辑分析仪时钟，本实验中就以计数器时钟作为逻辑分析仪时钟。确认左下角
的标签页是 setup，然后点击右下侧 SignalConfiguration 中的 Clock 栏后的按钮。出现如图
3-47 所示。
图 3-47 结点查找对话框
Fitter 选择 SignalTap II：post-fitting，点击 List 按钮，左侧出现可选结点，选择其中的 iclk，点击中间的≥按钮。完成后如图 3-48 所示。
图 3-48 选择时钟结点
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