图B4.1 九．（10分）机动题 十．（10分）机动题
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试卷 A-05
一．选择题（每题1分，共10分）
1．对计算机的产生有重要影响的是：______。 A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷
2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。
A 11001011 B 11010110 C 11000001 D 11001001
3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器
4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。
A 16MB B 2M C 8MB D 16M
5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算
B 进行主存与CPU之间的数据传送
C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序
7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期通常用______来规定。
A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是______。
A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号
D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。 A NRZ0 B NRZ1 C PM D MFM
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10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。
A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒
二．填空题（每题3分，共15分）
1． Cache是一种 高速缓冲 存储器，是为了解决CPU和主存之间 速度 不匹配而采用的一项重要硬件技术。现发展为多级cache体系， 指令cache与数据cache 分设体系。
2． RISC指令系统的最大特点是： 指令条数少 ； 指令长度固定 ； 指令格式和寻址方式类少 ；只有取数 / 存数指令访问存储器。
3． 并行处理技术已成为计算计技术发展的主流，它可贯穿于信息加工的各个步骤和阶段，概括起来，主要有三种形式 时间 并行； 空间 并行； 时间 + 空间并行 。
4. 软磁盘和硬磁盘的 存储 原理与 记录 方式基本相同，但在 结构 和性能上存在较大差别。
5．流水CPU是以 时间并行性 为原理构造的处理器，是一种非常 经济而实用 的并行技术。目前的 高性能 微处理器几乎无一例外的使用了流水技术。
三.（9分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成
存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。
解 ：
命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95 主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5
访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns
四.（9分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别
按下述两种方式写出C4C3C2C1的逻辑表达式。 （1） 串行进位方式 （2） 并行进位方式 解 ：（1）串行进位方式：
C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1
C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4
(2) 并行进位方式： C1 = G1 + P1 C0
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C2 = G2 + P2 G1 + P2 P1 C0
C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0
C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。
五.（10分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。
图B5.1
要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
解：根据图B5.1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空
间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。
对应上述空间，地址码最高4位A15——A12状态如下： 0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2
2 ：4译码器对A15A14两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ， y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。 由此，两组端子的连接方法如下：
1— —6， 2——5， 3——7， 8——12， 11——14， 9———13
六．（9分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两
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个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1??，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下： S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。
图B5.2
解：采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位
判别测试位：
2位 2位 2位 3位 1位 3位 S1 S1 S2 B S0 BS1 LDR1，AS0 A LDR2 ，LDR3 P μAR1， ←——————————直接控制———————————→ ←—顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。 当P = 1时，对μAR3进行修改后形成下一个微地址。
七.（9分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。
解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。
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独立请求方式结构图如图B5.2：
图B5.2
八.（9分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。
解：令中断向量001010为A设备，001011为B设备，001000为C设备，三个设备的判优识别，逻辑图如图B5.3：
图B5.3
九. （10分）机动题 十. （10分）机动题
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