间隔、线宽等参数（参数值可由叠层设置中获得）。
注1： Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围)
注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距)
注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值)
3.
分配差分线规则给PCB差分对名称
在约束规则管理器（CM）中的Electrical栏的网络设置（Net）中，Routing标签下Differential Pair对应得Objects处，找到定义过的差分对名称，给它分配一个差分对规则。File—〉close
4.
差分对布线的修线
选择Route—〉slide，可选中其中一根移动。
在Option中选择Corners 45或Arc可以走45或圆弧拐角，Bubble中选Shove或Hug可以推挤或拥抱布线，选Via with segments，在slide修线时可以上Via移动。
在Find中选择Cline Segs 不选Rat Ts，可以让Slide修线针对差分对中的一根进行而不影响另一根。 布线时右键可选一对Via的水平或垂直打孔。
allegro中如何设置等长线（无串联电阻）问题
在菜单中选择Setup–>Constrains–>Electrical，在弹出的Allegro Constraint Manager中选择“Electrical”栏下的“NET”选项中的routing->Min/Max Propagation delays，然后就可以在右侧进行Prop Delay Min和Max等长度参数的设置。
这里可以为每个不同的网络设置一个长度范围。如图所示，我们为部分网络设为了1166MIL-1168MIL的范围。其中红色表示当前的走线并不在所设定范围，并将其差值都显示出来，非常直观。
设定好后，保存并返回到布线器中，须要选将线走好后才能进行等长修正。 点选
快捷图标或是选择Route–>Delay Tune对已走好的线进行修正,此时应注意右下角的长度
提示，当它落在中间那格时显示绿色，表示达到设定的长度规定，而红色表示超过了约束范围。
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Xnet概念和Xnet等长设置
通常把连续的几段由无源元件(电阻，电容或电感)连接的NET合称为Xnet，如图3所示。
图3 Xnet示例
图2中将DD*和UBDD*设置为同一个Xnet。对属于该Xnet的所有信号等长控制。 Xnet等长设置分为以下步骤：
1. 设置Xnet的器件模型
选择要设置Xnet的器件(图2中为排阻RA1－RA4)，创建ESpiceDevice model，Allegro将自动填入模型名称，电路类型 －Resistor，PIN连接顺序：1，8，2，7，3，6，4，5，表示1和8是一个电阻(见图2)。至此，查看排阻两边NET都添加了同一Xnet属性。
2. Xnet的等长设置
(1)
建立Xnet的pin pair：在Allegro中打开constraint manager，选择relative_propagation_delay属性。已设置的Xnet自动显示，选择Xnet建立pin pair，Allegro提供整个项目中Xnet关联
的起始pin和结束pin。选择需要等长设置的起始pin和结束pin。
(2)
建立等长group：选中所有需要设置等长的pin pair，创建名为R_IDE_DATA的MATCH GROUP，在与relative_ propagation_delay对应的工作窗体选择区中出现了刚创建的R_IDE_DATA，其内含建立的pin pair,按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线(target)。
(3)
走线完成后，重新打开constrait manager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准。走线误差在10mil以内。红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。
此外，Allegro在等长走线时。会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度。这些都极大的确保了布线可靠性。
SDRAM的布线规则
对于最高频率可达100M以上的SDRAM布线， SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：
（a）
SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil（25.4mm）以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。
（b） 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。尽量走成菊花链
拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。
（c）
SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
（d） 根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，
SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Allegro Shape平面的分割
1.
用使用Anti Etch分割平面，用于分割一个角或边（在shape后使用会改变原来的shape平面） （e） （f）
设置Anti Etch的颜色，打开Color192（颜色管理），在Anti Etch和Through All交点处打勾，添加一种特色的颜色。
在Option中选Anti Etch类和ALL子类，线宽选0.508mm（20mil）。Add—〉Line，从route Keepin外面开始落笔画出分割线，到route keepin 外结束画线，
（g） Edit—〉Split Plane—〉Create，对弹出的分割面，逐一设置网表名，最后OK。 （h） 颜色管理中取消Stack-Up中所有Anti Etch的显示。 2.
用添加动态Shape方法分割平面，用于在大平面内分割出小平面 （i） （j）
Shape—〉Polygon，在Option中选Etch类和需分割平面的子类，分配一个网络名。在route keepin范围内画封闭的多边形，最后done。
提升该shape的优先级，便于shape的移动。Shape—〉Select Shape or Void—〉单击shape的边界，鼠标右键选择Raise Priority，最后done。
（k） 移动shape。Edit—〉Move，在Find中只选Shape，点击shape移动，避开Via。 3.
用添加动态Shape方法挖空（void）平面，用于在大平面内挖出小平面
（l） Shape—〉Manual Void—〉Polygon，在route keepin范围内挖出封闭的多边形，最后done。
（m） Shape—〉Manual Void—〉move，移动挖空的shape （n） Shape—〉delete island，删去挖空的shape
Allegro Z-Copy复制分割的平面
Z-Copy可以用于copy一个敷铜区、一个封闭的多边形、一条线、一条电气线或一个矩形区内的东西。
（a）
Edit—〉Z-Copy，在option中选择要copy成“何类/子类”，如Etch/Top、Create Dynamic shape、void、netname等。
（b） 选择被copy对象，最后done。 （c）
Shape—〉Select Shape or Void，在option中选择Net类型等参数，最后done，完成shape的参数设置。
Allegro FPGA元件的管脚、逻辑元件的功能单元交换
1.
查看元件管脚的可交换性 （a） （c） 2.
在Orcad中，鼠标右击元件，选择Edit Part，进入元件编辑窗口。
Edit—〉properties，显示整个元件的参数，在Pingroup中具有相同标号的管脚可以交换，标号不能为0。编辑完成后关闭对话框。重新作netlist，在Allegro中import新网表。
交换元件管脚、功能单元 （a）
在allegro中，选择Place—〉Swap—〉pin，点击元件的一个管脚，再点击要交换的另一个管脚，done。
（b） 在allegro中，选择Place—〉Swap—〉functions，点击元件功能单元中的一个管脚，再点击
要交换的另一个管脚，done。
（b） View—〉Package，显示整个封装的元件
Allegro中元件的交换
在allegro中，选择Place—〉Swap—〉Components，在Option中输入要交换的元件序号，分别单击两个要交换的元件，done。
Allegro中丝印层文字的书写
1.
在allegro中，设定文字的大小。选择Setup—〉Design Parameters—〉Text，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。 建议丝网文字的字体大小为（mil）：宽40、高60、线间距0、光绘宽度5、字符间距0。 2. 3. 4.
用颜色管理器（Color192）设置需要显示的层面和颜色。丝网文字在BOARD GEOMETRY中分别设置SILKSCREEN TOP和bottom的颜色并选择显示，可分别在顶层或底层增加、显示文字和shape。 文字写在BOARD GEOMETRY类的SILKSCREEN TOP子类上。Add—〉text，在option中选参数。 矩形白色丝印面用shape画在BOARD GEOMETRY类的SILKSCREEN TOP子类上。
Allegro中修改元件值（放在Assembly）的文字大小和位置
1.
在allegro中，设定文字的大小。选择Setup—〉Design Parameters—〉Text，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。 建议元件值的字体大小为（mil）：宽23、高31、线间距39、光绘宽度5、字符间距0。 2.
用颜色管理器（Color192）设置需要显示的层面和颜色（关闭其他层面显示）。元件值文字在COMPONENTS—〉component value中分别设置ASSEMBLY TOP和bottom的颜色并选择显示，可分别在顶层或底层显示元件值。
3. 修改文字大小。Edit—〉change，在Find中只选Text，在option中分别选component value类的ASSEMBLY TOP和bottom子类，修改字体序号。全选整个PCB板，全部元件值文字大小一起被修改。
4.
手动调整文字的位置。Edit—〉move，在Find中只选Text，在option中选好rotation的参数。
Allegro中修改元件标号（放在silkscreen）的大小和位置
1.
在allegro中，设定文字的大小。选择Setup—〉Design Parameters—〉Text，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。 建议元件标号的字体大小为（mil）：宽12、高20、线间距0、光绘宽度2、字符间距0。 2.
用颜色管理器（Color192）设置需要显示的层面和颜色（关闭其他层面显示）。元件标号在COMPONENTS—〉Ref Des中分别设置SLIKSCREEN TOP和bottom的颜色并选择显示，可分别在顶层或底层显示元件标号。 3. 4.
修改文字大小。Edit—〉change，在Find中只选Text，在option中分别选Ref Des类的SLIKSCREEN TOP和bottom子类，修改字体序号。全选整个PCB板，全部元件标号的文字大小一起被修改。 手动调整文字的位置。Edit—〉move，在Find中只选Text，在option中选好rotation的参数。
Allegro 光绘文件制作
1. 2. 3. 4. 5.
Manufacture—〉NC —〉drill Customization中Auto Generate Symbols 产生钻孔图符号。 Manufacture—〉NC —〉drill legend 产生钻孔图例表，可以贴在PCB图纸中 Manufacture—〉NC —〉NC Parameters 产生钻孔参数文件，后续的Artwork要用。 Manufacture—〉NC —〉NC drill产生钻孔数据文件，制板时要用。
Manufacture—〉Artwork—〉General Parameter栏中的Device type选择Gerber RS274X，其他默认 6.
Manufacture—〉Artwork—〉Film Control栏中的Available films需要添加BOTTOM、TOP、GND、PWR（等中间层）、Drill、Pastmask_Bot、Pastmask_Top、Silkscreen_Bot、Silkscreen_Top、Soldermask_Bot和Soldermask_Top（在TOP条目上鼠标右击，从弹出菜单中选Add，手工输入各个文件名）。在以上每个条目的Undefined Line Width中写入5mil， Plot Mode选则Positive，其他默认。 7.
在BOTTOM、TOP或其他中间层条目下需要添加：
Board Geometry/OUTLINE、ETCH/BOTTOM（相应的层名字）、PIN/BOTTOM（相应的层名字）、VIA CLASS/BOTTOM（相应的层名字）
在TOP条目下的子条目上单击右键，在弹出菜单中选需要添加的子条目。 8.
在Pastmask_Bot或Pastmask_Top下需要添加：
Board Geometry/OUTLINE、PIN/PASTEMASK_BOTTOM或PIN/PASTEMASK_TOP 9.
在Soldermask_Bot或Soldermask_Top下需要添加： Board Geometry/OUTLINE、
VIA CLASS/Soldermask_Bottom 或VIA CLASS/Soldermask_Top PIN/Soldermask_Bottom 或PIN/Soldermask_Top
PACKAGE Geometry/Soldermask_Bottom 或PACKAGE Geometry /Soldermask_Top Board Geometry /Soldermask_Bottom 或Board Geometry /Soldermask_Top 10. 在Silkscreen_Bot或Silkscreen_Top下需要添加：
Board Geometry/OUTLINE、
Board Geometry/Silkscreen_Bottom 或 Board Geometry/Silkscreen_Top PACKAGE Geometry/Silkscreen_Bottom 或 PACKAGE Geometry/Silkscreen_Top Ref Des/silkscreen_Bottom或Ref Des/silkscreen_Top
上层丝印中还要添加“MANUFACTURING/PEN3”将logo.IPF变成丝印的一部分。 11. Drill下需要添加
Board Geometry/OUTLINE、 MANUFACTURE/NCDRILL_LEGEND MANUFACTURE/NCDRILL_FIGURE
MANUFACTURE/NCLEGEND-1-x （x=2，2层板；x=4，4层板；x=6，6层板，如此类推） 12. “Select all”选中以上所有条目，“Create Artwork”生成Gerber文件 13. 将以上文件、NCxxx.drl文件和叠层说明文件一并交给厂家生产线路板。
Allegro PCB Editor 工作参数的输出与输入
1.
File—〉Export—〉Parameter，可以导出原来PCB设计环境中的Design Setting，Artwork，Color Layer，Color Palette，Text Size和Application or Command Parameter。 2.
File—〉Export—〉Sub-Drawing，在右侧Option边栏内可以导出原来PCB板中的已布线、过孔、shape和RefDes，在命令行中输入x 0 0 3.
File—〉Export—〉Plcaement，可以导出原来PCB板中已放置的元件和坐标。注意 Placement Origin 选择 Body Center 4. 5.
File—〉Export—〉Techfile，可以导出原来PCB板中设计规则、图纸参数和叠层设置。 换板框的PCB布板导入操作
首先打开新板框的PCB文件，然后输入正确的网表文件（和原设计相同的），接下来将placement和Sub-Drawing文件导入进来。注意坐标值的输入一致性。最后导入Parameter文件。