第四章 数字下变频下变频器设计验证与逻辑综合
图4.1 DDS IP核生成界面
接下来就要对产生的 DDS 进行功能仿真，在ISE 中新建工程，选择所要使用的器件xc4vlx160-12ff1148，使用的仿真工具为ModelSim SE，如图4.2所示。
图4.2 混频器的Modelsim仿真
从图中可以明显看到，输出数据的采样速率仅为输入数据的一半，抽取后输出的两路数据其实就是输入的奇数组数据和偶数组数据，分别作为后面的I/Q两路的输入数据。前面提到的符号校正，其实就是这里的混频过程，实质是1、-1循环序列与这两路数据的相乘。从图中可以清楚的看出每一路数据的第2n+1(n=0,1,…)个数据均为原始输入数据的相反数，实现了混频的功能。
4.2 FIR滤波器的仿真和验证
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第四章 数字下变频下变频器设计验证与逻辑综合
假设输入信号为一个随机数列。此处设计的滤波器8阶的，由matlab获取8 阶FIR滤波器的参数：
图4.3 滤波器系数确定
用Verilog实现滤波器的硬件描述，需要将系数进行量化后再作为FIR滤波器的系数输入，将一个标准的正弦波作为输入，经过8阶低通FIR滤波器，图4.4是在ModelSim SE 10.1b中仿真结果。
图4.4 FIR滤波器的Modelsim仿真输出波形
4.3 抽取模块仿真验证
本设计采用4倍抽取，假设输入为一个标准正弦波，经过抽取模块，其波形
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变换如下：
图4.5 抽取模块modelsim仿真波形
4.4 DDC整体的仿真和验证
4.4.1 MATLAB与modelsim仿真
此DDC设计采用简单的SIN信号作为输入，由MATlAB产生，具体时域图与频谱图如下：
图4.6 输入信号的时域与频谱图
经过混频以、FIR滤波器及抽取、得到I、Q两路正交输出，整个过程的MATLAB的仿真效果如图4.6所示：
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图4.7 I、Q两路信号时域与频域图
由MATLAB产生的信号截尾取整以十进制的形式写入TXT文件，在ISE14.4中写Testbench时将TXT文件中的数据导入到信号输入端I_sig，调用Modelsim进行仿真后的输出波形如图4.8所示：
图4.8 DDC的Verilog时序仿真结果
由MATLAB产生的仿真波形跟图4.8对比发现波形走势一样，从整体上可说明设计的正确性，不过也存在着一些误差，比如：数据位数的处理、滤波器的系数、抽取的倍数等，有待进一步的调试与改进。
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4.4.2 FPGA综合报告
在ISE环境下完成数字下变频器的设计，编译可得到整个系统占用资源的情况如下图4.9所示：
图4.9 资源占用总结
4.5 本章小结
本文关于数字上下变频的设计是用Verilog语言实现，以Modelsim作为主要的仿真工具，Matlab作为辅助的系统建模和功能验证的工具。根据数字下变频的基本实现方案，在ISE14.4中实现了各模块的设计与仿真，再从模块级给出Modelsim功能仿真结果，同时在Matlab环境与相应的仿真输出作对比分析，验证设计正确。之后整合设计并对数字变频器整体进行验证，分析表明设计正确。最后分析了其在实现过程中占用FPGA资源情况。最后又根据本设计指出在设计和开发FPGA的过程中需要注意和改进的一些问题。
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