注1、对于GW48-PK2系统，实验板右侧有一开关，若向“TO_ FPGA”拨，将RS232通信口直接与FPGA相接；若向“TO_MCU”拨，则与89S51单片机的P30和P31端口相接。于是通过此开关可以进行不同的通信实验，详细连接方式可参见附图11。平时此开关应该向“TO_MCU”拨，这样可不影响FPGA的工作!
注2、GW48-EK系统上的用户单片机89C51的各引脚是独立的（时钟已接12MHz），没有和其他任何电路相连，实验时必须使用连接线连接，例如，若希望89C51通过实验板右侧的RS232口与PC机进行串行通信，必须将此单片机旁的40针座（此座上每一脚恰好与89C51的对应脚相接）上的P30、P31分别与右侧的TX30、RX30相接。
（17）RS-232串行通讯接口：此接口电路是为FPGA与PC通讯和SOPC调试准备的。或使PC机、单片机、FPGA/CPLD三者实现双向通信。对于GW48-EK系统，其通信端口是与中间的双排插座上的TX30、RX31相连的。
详细连接方式参考附图11（对GW48-GK/PK2主系统），或附图13（对GW48-CK主系统）。 （18）“AOUT” D/A转换 ：利用此电路模块（实验板左下侧），可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅附图7（实验电路结构 NO.5）：D/A的模拟信号的输出接口是“AOUT”，示波器可挂接左下角的两个连接端。当使能拨码开关8：“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果 。
注意，进行D/A接口实验时，需打开系统上侧的+/-12V电源开关（实验结束后关上此电源！）。 （19）“AIN0”/“AIN1”：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和“AIN1”进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“实验电路结构NO.5”有关0809与目标芯片的接口方式，同时了解系统板上的接插方法以及有关0809工作时序和引脚信号功能方面的资料。
注意：不用0809时，需将左下角的拨码开关的“A/D使能”和“转换结束”打为禁止：向上拨，以避免与其他电路冲突。 ADC0809 A/D转换实验接插方法（如，附图7，实验电路结构 NO.5图所示）：
1． 左下角拨码开关的“A/D使能”和“转换结束”拨为使能：向下拨，即将ENABLE(9)与PIO35相接；若向上拨则禁止，即则使ENABLE(9)?0，表示禁止0809工作，使它的所有输出端为高阻态。
2．左下角拨码开关的“转换结束”使能，则使EOC(7)?PIO36，由此可使FPGA对ADC0809的转换状态进行测控。
（20） VR1/“AIN1”：VR1电位器，通过它可以产生0V~+5V 幅度可调的电压。其输入口是0809的IN1（与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开）。若利用VR1产生被测电压，则需使0809的第25脚置高电平，即选择IN1通道，参考“实验电路结构NO.5”。
（21） AIN0的特殊用法 ：系统板上设置了一个比较器电路，主要以LM311组成。若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件参考“实验电路结构NO.5”。
（22） 系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机和LCD控制单片机的复位端相连。因此兼作单片机的复位键。
(23) 下载控制开关 ：（仅GW48—GK/PK型含此开关）在系统板的左侧的开关。当需要对实验板上的目标芯片下载时必须将开关向上打（即“DLOAD”）；而当向下打（LOCK）时，将关闭下载口，这时可以将下载并行线拔下而作它用（这时已经下载进FPGA的文件不会由于下载口线的电平变动而丢失）；例如拔下的25芯下载线可以与其他适配板上的并行接口相接，以完成类似逻辑分析仪方面的并行通信实验。
(24)跳线座SPS ：短接“T_F”可以使用“在系统频率计”。频率输入端在主板右侧标有“频率计”处。模式选择为“A”。短接“PIO48”时，信号PIO48可用，如实验电路结构图NO.1中的PIO48。平时应该短路“PIO48”。
(25) 目标芯片万能适配座CON1/2 ：在目标板的下方有两条80个插针插座（GW48-CK系统），其连接信号如附图1所示，此图为用户对此实验开发系统作二次开发提供了条件。
对于GW48-GK/PK2/EK系统，此适配座在原来的基础上增加了20个插针，功能大为增强。增加的20插针信号与目标芯片的连接方式可参考“实验电路结构NO.5”、附图11和第3节表格。GW48-EK系统中此20的个插针信号全开放。 （26）左下拨码开关 ：（仅GK/PK2/EK型含此开关）拨码开关的详细用法可参考实验电路结构 NO.5图（附图7）。
（27）上拨码开关 ：（仅GK/PK2型含此开关）是用来控制数码管作扫描显示用的。当要将8个数码管从原来的重配置可控状态下向扫描显示方式转换时，可以将此拨码开关全部向下拨，然后将左下侧的拨码开关的“DS8使能”向上拨。这时，由这8个数码管构成的扫描显示电路可附图12。
（28）ispPAC下载板 ：对于GW48-GK系统，其右上角有一块ispPAC模拟EDA器件下载板，可用于模拟EDA实验中对ispPAC10/20/80等器件编程下载用，详细方法请看光盘中：“模拟EDA实验演示”的POWER POINT。 （29）8X8数码点阵 ：（仅GW48-GK型含此）在右上角的模拟EDA器件下载板上还附有一块数码点阵显示块，是通用共阳方式，需要16根接插线和两根电源线连接。详细方法请看“实验演示”的POWER POINT。 （30）+/-12V电源开关：在实验板左上角。有指示灯。电源提供对象：1）与082、311及DAC0832等相关的实验；2）模拟信号发生源；3）GW48-DSP/DSP+适配板上的D/A及参考电源；此电源输出口可参见附图1。平时，此电源必须关闭！ （31）智能逻辑笔：（仅GK/PK2型含此）逻辑信号由实验板左侧的“LOGIC PEN INPUT”输入。测试结果： A）“高电平”：判定为大于3V的电压；亮第1个发光管； B）“低电平”：判定为小于1V的电压；亮第2个发光管。
C）“高阻态”：判定为输入阻抗大于100K欧姆的输出信号；亮第3个发光管。注意，此功能具有智能化； D）“中电平”：判定为小于3V，大于1V的电压；亮第4个发光管。 E）“脉冲信号”：判定为存在脉冲信号时；亮所有的发光管。 （注意，使用逻辑笔时，clock0/clock9上不要接50MHz，以免干扰）。 （30）模拟信号发生源：（GK/PK2型含此）信号源主要用于DSP/SOPC实验及A/D高速采样用信号源。使用方法如下：
1）打开+/-12V电源；2）用一插线将右下角的某一频率信号（如65536Hz）连向单片机上方插座“JP18”的INPUT端；3）这时在“JP17”的OUTPUT端及信号挂钩“WAVE OUT”端同时输出模拟信号，可用示波器显示输出模拟信号（这时输出的频率也是65536Hz） ；4）实验系统右侧的电位器上方的3针座控制输出是否加入滤波：向左端短路加滤波电容；向右短路断开滤波电容；5）此电位器是调谐输出幅度的，应该将输出幅度控制在0-5V内。 （32） JP13选择VGA输出：（仅GW48-GK/PK2含此）。将“ENBL”短路，使VGA输出显示使能；将“HIBT”短路，使VGA输出显示禁止，这时可以将来自外部的VGA显示信号通过JP12座由VGA口输出。此功能留给SOPC开发。 （33） FPGA与LCD连接方式：（仅PK2型含此）。由附图11的实验电路结构图COM可知，默认情况下，FPGA是通过89C51单片机控制LCD液晶显示的，但若FPGA中有Nios嵌入式系统，则能使FPGA直接控制LCD显示。方法是拔去此单片机（在右下侧），用连线将座JP22/JP21（LCD显示器引脚信号）各信号分别与座JP19/JP20（FPGA引脚信号）相连接即可。针对目标器件的型号，查表锁定引脚后，参考.\\gwdvpb\\H128X64液晶显示使用说明.doc 即可。
（34） JP23使用说明：（仅GW48-GK/PK2型含此）。单排座JP23有3个信号端，分别来自此单片机的I/O口。
(35)使用举例：若模式键选中了“实验电路结构图NO.1”，这时的GW48系统板所具有的接口方式变为：FPGA/CPLD端口PI/O31~28（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O27~24、PI/O23~20和PI/O19~16 ，共4组4位二进制I/O端口分别通过一个全译码型7段译码器输向系统板的7段数码管。这样，如果有数据从上述任一组四位输出，就能在数码管上显示出相应的数值，其数值对应范围为：
FPGA/CPLD输出 0000 数 码 管 显 示 0 0001 1 0010 2 … … 1100 C 1101 D 1110 E 1111 F 端口I/O32~39分别与8个发光二极管D8~D1相连，可作输出显示，高电平亮。还可分别通过键8和键7，发出高低电平输出信号进入端口I/049和48 ；键控输出的高低电平由键前方的发光二极管D16和D15显示，高电平输出为亮。此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0~PIO15输入4位16进制码。每按一次键将递增1，其序列为1，2，…9，A，…F。注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的“PIO”标号是一致的（这就是引脚标准化），但具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需要参考第3节的引脚对照表。
第二节 实验电路结构图
1．实验电路信号资源符号图说明
结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明：
(1）附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，若所标输入的口线为PIO19~16，表示PIO19接D、18接C、17接B、16接A。 (2）附图2-1b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，
且输出为高电平时，所按键对应的发光管变亮，附图2A实验电路信号资源符号图 反之不亮。
(3)附图2A-1c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的范围是0000~1111，即^H0至^HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。
(4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。
(5）附图2-1d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。
（6）附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。
2． 各实验电路结构图特点与适用范围简述
（1）结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经外部的7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入目标芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11~PIO8的数为^HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第3节的引脚对照表。如目标芯片为FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需查阅第3节的引脚对照表。例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0至CLOCK9，共4个可选的输入端，对应的引脚为65至80。具体的输入频率，可参考主板频率选择模块。此电路可用于设计频率计，周期计，计数器等等。
(2)结构图NO.1：适用于作加法器、减法器、比较器或乘法器等。例如，加法器设计，可利用键4和键3输入8 位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。
(3)结构图NO.2：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5共4个数码管作7段显示译码方面的实验；而数码管4至数码管1，4个数码管可作译码后显示，键1和键2可输入高低电平。
(4)结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。也可以产生时间长度可控的单次脉冲。该电路结构同结构图NO.0一样，有8个译码输出显示的数码管，以显示目标芯片的32位输出信号，且8个发光管也能显示目标器件的8位输出信号。
(5）结构图NO.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。
(6)结构图NO.5：此电路结构有较强的功能，主要用于目标器件与外界电路的接口设计实验。主要含以9大模块：
1．普通内部逻辑设计模块。在图的左下角。此模块与以上几个电路使用方法相同，例如同结构图NO.3的唯一区别是8个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入。此电路结构可完成许
多常规的实验项目。
2．RAM/ROM接口。在图左上角，此接口对应于主板上，有1个32脚的DIP座，在上面可以插RAM，也可插ROM（仅GW48-GK/PK系统包含此接口）例如：RAM：628128；ROM：27C020、27C040、29C040等。此32脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如PIO48（第1脚）、PIO10（第2脚）、OE控制为PIO62等等。注意，RAM/ROM的使能CS1由主系统左边的拨码开关“1”控制。对于不同的RAM或ROM，其各引脚的功能定义不尽一致，即，不一定兼容，因此在使用前应该查阅相关的资料，但在结构图的上方也列出了部分引脚情况，以资参考。
3．VGA视频接口。 4．两个PS/2键盘接口。注意，对于GW48-CK系统，只有1个，连接方式是下方的PS/2口。
5．A/D转换接口。 6．D/A转换接口。 7．LM311接口。 8．单片机接口。 9．RS232通信接口。 注意，结构图NO.5中并不是所有电路模块都可以同时使用，这是因为各模块与目标器件的IO接口有重合：
1．当使用RAM/ROM时，数码管3、4、5、6、7、8共6各数码管不能同时使用，这时，如果有必要使用更多的显示，必须使用以下介绍的扫描显示电路。但RAM/ROM可以与D/A转换同时使用，尽管他们的数据口（PIO24、25、26、27、28、29、30、31）是重合的。这时如果希望将RAM/ROM中的数据输入D/A中，可设定目标器件的PIO24、25、26、27、28、29、30、31端口为高阻态；而如果希望用目标器件FPGA直接控制D/A器件，可通过拨码开关禁止RAM/ROM数据口。
RAM/ROM能与VGA同时使用，但不能与PS/2同时使用，这时可以使用以下介绍的PS/2接口。
2 .A/D不能与RAM/ROM同时使用，由于他们有部分端口重合，若使用RAM/ROM，必须禁止ADC0809，而当使用ADC0809时，应该禁止RAM/ROM，如果希望A/D和RAM/ROM同时使用以实现诸如高速采样方面的功能，必须使用含有高速A/D器件的适配板，如GWAK30+等型号的适配板。RAM/ROM不能与311同时使用，因为在端口PIO37上，两者重合。
(7)结构图NO.6：此电路与NO.2相似，但增加了两个4位2进制数发生器，数值分别输入目标芯片的PIO7~PIO4和PIO3~PIO0。例如，当按键2时，输入PIO7~PIO4的数值将显示于对应的数码管2，以便了解输入的数值。
(8）结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。
(9）结构图NO.8：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位2进制数，而键6能发出串行输入脉冲，每按键一次，即发一个单脉冲，则此8位序置数的高位在前，向PIO10串行输入一位，同时能从D8至D1的发光管上看到串形左移的数据，十分形象直观。
(10)结构图NO.9：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。
(11)当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管8将显示“F”，“数码6”至“数码1”显示频率值，最低位单位是Hz。测频输入端为系统板右下侧的插座。
(13)实验电路结构图COM：附图11电路仅GW48-GK/PK2拥有，即以上所述的所有电路结构，包括“实验电路结构NO.0”至“实验电路结构NO.B”共11套电路结构模式为GW48-GK/PK2两种系统共同拥有（兼容），把他们称为通用电路结构。即在原来的11套电路结构模式中的每一套结构图中增加附图11所示的“实验电路结构图COM”。例如，在GW48-PK2系统中，当“模式键”选择“5”时，电路结构将进入附图7所示的实验电路结构图NO.5外，还应该加入“实验电路结构图COM”。这样，在每一电路模式中就能比原来实现更多的实验项目。
实验电路结构图COM”中各标准信号（PIOX）对应的器件的引脚名，必须查第七节的表。
实验电路结构图
数码8数码7数码6数码5数码4数码3数码2数码1扬声器译码器译码器译码器译码器译码器译码器译码器译码器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8D7D6D5D4D3D2D1CLOCK0CLOCK2CLOCK5CLOCK9PIO7--PIO2PIO11-PIO8D16D15D14D13D12D11HEX键8键7键6键5键4键3键2HEX键1PIO15-PIO12SPEAKER87654321CLOCK9CLOCK5CLOCK2扬声器译码器译码器译码器译码器SPEAKERCLOCK0FPGA/CPLD目标芯片PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28D8PIO39D7PIO38D6PIO37D5PIO36D4PIO35D3PIO34D2PIO33D1PIO32FPGA/CPLD目标芯片PIO39-PIO32PIO49PIO48PIO15-PIO12PIO11-PIO8PIO7-PIO4PIO3-PIO0HEXHEX键3HEX键2HEX键1PIO7PIO6PIO5PIO4PIO3PIO2D16D15实验电路结构图NO.0键8键7键6键5键4实验电路结构图NO.1
附图2 实验电路结构图NO.0 附图3 实验电路结构图NO.1
87654321FPGA/CPLD目标芯片87654321扬声器译码器译码器译码器译码器PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16 接 g,f,e,d,c,b,aPIO30-PIO24 接 g, f, e, d, c, b, a 七段PIO38-PIO32 接 g, f, e, d, c, b, aPIO46-PIO40 接 g, f, e, d, c, b, a 直接与7段显示器相接PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40CLOCK0CLOCK2CLOCK5CLOCK9PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8FPGA/CPLD目标芯片PIO15-PIO8PIO7PIO6CLOCK0PIO5CLOCK2PIO4CLOCK5PIO3CLOCK9PIO2PIO1PIO0D10D9PIO49PIO48D16D15D14D13D12D11D10D9键8键7键6键5键4键3键2键1实验电路结构图NO.2键8键7键6键5键4键3键2键1实验电路结构图NO.3SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器
附图4 实验电路结构图NO.2附图5 实验电路结构图NO.3
876543218CLOCK0CLOCK2CLOCK5CLOCK97654321扬声器译码器译码器译码器译码器译码器译码器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36译码器译码器译码器译码器时钟计数器PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44串行输出D8D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41D1PIO40D8D7D6D5D4D3D2D1PIO10FPGA/CPLD目标芯片PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0PIO47串行 输出显示LOADCLOCKCLEARD16D15D14HEX键5键4键3HEX键2HEX键1FPGA/CPLD目标芯片PIO47-PIO40PIO7PIO6CLOCK0PIO5CLOCK2PIO4CLOCK5PIO3CLOCK9PIO2PIO0D16D15D14D13D12D11D9单脉冲单脉冲单脉冲键8键7键6单脉冲单脉冲键6键5键4键3键2实验电路结构图NO.4键8键7键1实验电路结构图NO.7SPEAKER
附图6 实验电路结构图NO.4 附图9 实验电路结构图NO.7