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会直接输出一个3.3V的电压。 3.2.2电源滤波和接地问题 图3-8为电源滤波电容，这些滤波电容要分布在DSP的各个电源输入脚上，作为滤波、旁路和退耦。DSP 电源引脚相对集中时可作为组处理，但其模拟电源端（VCCA）必须就近单独并上一个以上的高性能电容到模拟地端（VSSA）。 由于TMS320LF2407A具有片内ADC部件，因此它不能看做一般的纯数字DSP器件，而是一个混合电路芯片。在混合电路芯片中，为了保证模拟电路的性能，整个芯片的接地应全部汇到模拟地处，和其它模拟电路形成模拟地，然后再通过一点接地法和数字地接到一起，这样才能竟可能地降低数字电路开关噪声对模拟电路的影响。TMS320LF2407A的模拟地和数字地应以大面积的方式连接成一个“模拟地平面”，否则会降低ADC的性能。高性能电容是指高频特性好且内阻小的电容。 +3.3VC305100nC304100nC303100nC302100nC301100n 图3-8 电源滤波电容 3.2.3 复位电路设计 复位是为了保证DSP器件处于一种已知的、对内部各部件和外部引脚安全的 S1 SW-PBR33200K3.3VC23220uFR32200KD4R345KRS图3-9 系统复位电路 4148 利于进入运行模式的初始状态。复位信号有系统提供。复位撤销时，DSP进入正常工作状态。 图3-9为系统复位电路。上电时，电容C电压为零，这个零电压——复位信号通过R送给DSP，产生复位机制。此后。3.3V电源通过电阻R对C充电，电平上升。当电平桂林电子科技大学毕业设计（论文）报告用纸 第 17 页 共 48 页
达到DSP的“高电平1”时，复位过程结束，DSP转入正常工作状态。电阻R和电容C的时间常数决定复位时间。
复位按钮S设置了手动复位功能。其中，电阻R为了防止复位按钮S接通瞬间电容放电电流过大造成不必要的损伤，起到限流作用。为了提高复位可靠性，在复位电路中增加了二极管V，使断电时电容电荷迅速泄放。 3.2.4JTAG仿真接口
JTAG仿真接口是一个标准的14针接口，对于所有的插卡式或外置式仿真器，包括XD510\\XDS510PP\\XD510USB和XDS560等，均采用如图3-10所示的统一格式。其中，EMU0和EMU1要上拉到DSP的电源上，上拉电阻一般取10k?，最小不要低于2k?。 T2TMSTDIVCCTDOTCKEMU0135791113TMS/TRSTJTAGTDIGNDPD(VCC)NCTDOGNDTCK_RETGNDTCKGNDEMU0EMU1JTAG2TRST468101214EMU1R110K3.3VR210K 图3-10 JTAG仿真电路 第五脚是电源脚，应直接连接到DSP芯片的电源上，不管电源电压是多少 。第六脚是机械键位，该脚无插针，而仿真器上该脚位置也无插孔。 3.2.5微处理器/微控制器模式切换 3.3VR125KJP1321MP/MCMP/MC 图3-11 MP/MC控制电路 DSP可以工作于微处理模式或微控制器模式。为了便于调试，常设位微处理器模式；调试好以后，为了脱机运行，要设为微控制器模式，以便于固化程序于Flash。工作模式的切换可用一个跳线来完成，如图3-11所示，JP1的2、3脚相连为高电平，选择微处理器模式，JP1的1、2脚相连为低电平，选择微控制器模式。 桂林电子科技大学毕业设计（论文）报告用纸 第 18 页 共 48 页
3.2.6晶振电路和PLL滤波电路设计
PLFFR1011C81500pFC70.68uFPLFF2 图3-12 PLL电路 锁相环电路PLL是利用锁相技术对输入时钟信号进行分频或倍频的电路。分频系数和倍频技术由SCSR1寄存器的第9～11位决定，其电路图如图3-12所示。 XTAL1Y110MC920pFC1020pFXTAL2 图3-13 晶振电路 本文晶振利用锁相环时钟模块PLL中提供内部振荡电路，在DSP芯片的引脚XTAL1/CLKIN于XTAL2之间连接一晶体，启动内部振荡器。如图3-13所示。 3.2.7Flash烧写电源设计
VCCC11JP2321VCCP10nFVCCP 图3-14 Flash烧写电源电路 VCCP为TMS320LF2407A的Flash烧写电源输入脚。Flash烧写要用到+5V电源，而不是工作电压3.3V。而DSP正常工作时，VCCP应接成低电平。因此，设计一个如图3-14所示的跳线。处在微控制器模式时，JP2的2、3脚连通，+5V电源直接加到VCCP上，可桂林电子科技大学毕业设计（论文）报告用纸 第 19 页 共 48 页
以运行程序固化Flash；完成固化后断电，将JP的1、2脚连通，此后DSP处于正常工作状态。
3.2.8A/D转换设计
DSP芯片TMS320LF2407A内置ADC模块，具有以下特性： （1）带内置采样/保持(S/H)的lO位模数转换模块ADC。 （2）多达16个的模拟输入通道(ADClNOO～ADClNl5)。
（3）自动排序的能力，一次可执行最多16个通道的“自动转换”，而每次要转换的通道都可通过编程来选择。
（4）两个独立的最多可选择8个模拟转换通道的排序器(SEQl秘SEQ2)可以独立工作在双排序模式，或者级连之后工作在一个最多可选择16个模拟转换通道的排序器模式。
（5）在给定的排序方式下，4个排序控制器（CHSELSEQn）决定了模拟通道转换的顺序。
（6）可单独访问的16个结果寄存器（RESULT0～RESULT15）用来存储转换结果。 （7）可有多个触发源启动A/D转换： 软件：软件立即启动（用SOC SEQn 位）； EVA和EVB：事件管理器A或B； 外部：ADC SOC 引脚。
（8）灵活的中断控制，允许在每一个或每隔一个序列的结束时产生中断请求。 （9）排序器可工作在启动/停止模式，允许多个按时间排序的触发源同步转换。 （10）采样和保持的窗口有单独的预定标控制。 （11）内置校验模式。 （12）内置自测试模式。
本设计采用TMS320LF2407A内置的ADC模块，减少了外部A/D转换电路。 3.2.9串行通信电路设计
5VC1C55VR310K1.0uFJ5594837261DB9C312345678C4104U4C1+V+C1-C2+C2-V-2Cout2CinVCCGND1Cout1C in151out151 in25 1in251out1615141312111091.0uF1.0uFC2MAX232SCITXD1.0uFR610KR710KSCIRXDMAX232 图3-15 串行通信电路
2407A片上有一个串行通信接口(SCI。SCI的接收器和发送器是双缓冲的，每一个都
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有它单独的使能和中断标志位。两者可以单独工作，或者在全双工方式下同时工作。为了保持数据的完整性，SCI会对收到的数据进行测试。如间断测试奇偶性、超限和帧错误测试等。SCI的两个外部引脚SCITXD(数据发送端)和SCIRXD(数据接收端)在不用来通讯时可作普通的I／0。SCI有一个16位的波特率选择寄存器。SCl支持CPU与其它使用标准格式的异步外设之间的数字通讯。通过RS一232接13可以方便地在DSP与PC机之间进行 异步通信。由于PC机的RS一232C电平与DSP的TTL电平不一致，就必须在两者之间进行电平和逻辑关系的变换。本系统采用1片MAX232就可实现两者间的转换。MAX232芯片功耗低，集成度高，+5V供电，具有两个接收和发送通道。由于2407A采用+3.3V供电．所以在MAX232与2407A之间必须加电平转换电路。本设计系统采用了一个二极管(1N4007)和三个电阻进行电平转换。整个接口电路简单，可靠性高。如图3-15所示。