中北大学2011届毕业设计说明书
同时，将REFBS端与AGND，而将REFTS与VDDA端相连，同时将REFBS短接至REFB端，REFTS短接至REFT端来获得2V基准电压，如图3-7：
图3-7 TLC5510使用内部基准
综合上述，在本人的系统设计中，在5V供电系统中也将使用TLC5510的内部基准，并将其外围接口电路设计为如下图3-8：
图3-8 TLC5510外围接口电路
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磁珠专用于抑制信号线、电源线上的高频噪声和尖峰干扰，还具有吸收静电脉冲的能力。磁珠是用来吸收超高频信号，象一些RF电路，PLL，振荡电路，含超高频存储器电路（DDRSDRAM，RAMBUS等）都需要在电源输入部分加磁珠。
图中的FB1～FB3为高频磁珠，模拟供电电源AVDD经FB1～FB3为三部分模拟电路提供工作电流，以获得更好的高频去耦效果。C1～C7为7个0.1uF的瓷片电容，C8～C14为7个4.7uF的电解电容，它们的作用都是尽可能地消除干扰信号。
在对TLC5510的设计应用中，有以下需要引起足够注意：
（1）为了减少系统噪声，外部模拟和数字电路应当分离，并应尽可能屏蔽。 （2）因为TLC5510芯片的AGND和DGND在内部没有连接，所以，这些引脚需要在外部进行连接。为了使拾取到的噪声最小，最好把隔开的双绞线电缆用于电源线。同时，在印制电路板布局上还应当使用模拟和数字地平面。
（3）VDDA至AGND和VDDD至DGND之间应当分别用1uF电容去耦，推荐使用陶瓷电容器。对于模拟和数字地，为了保证无固态噪声的接地连接，试验时应当小心。
（4）VDDA、AGND以及ANALOGIN引脚应当与高频引脚CLK和D0～D7隔离开。在接电路时，AGND的走线应当尽可能地放在ANALOGIN走线的两侧以供屏蔽之用。
（5）为了保证TLC5510的工作性能，系统电源最好不要采用开关电源。
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4 FIFO缓冲模块设计
缓冲模块，是整个系统中的核心模块，它是系统的中枢部分。利用缓冲是整个高速数据采集系统设计的基本依据思想。
由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中作为缓冲器件得到越来越广泛的应用。 4.1 FIFO存储器简介
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，没有外部读写地址线，但只能顺序写入、读出数据，其内部读写指针自动加1，不能决定读取或写入某个指定的地址。FIFO一般用于不同时钟域之间的数据传输。对于单片FIFO来说，主要有两种结构：触发导向结构和零导向传输结构。触发导向传输结构的FIFO是由寄存器阵列构成的，零导向传输结构的FIFO是由具有读和写地址指针的双口RAM构成，如图4-1：
图4-1 FIFO框图
4.2 FIFO的选型
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4.2.1 FIFO的一些重要参数
FIFO的宽度：THE WIDTH，指的是FIFO一次读写操作的数据位。
FIFO的深度：THE DEEPTH，指的是FIFO可以存储多少个N位的数据（如果宽度为N）。
满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出（overflow）。
空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。
读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。 写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。 读指针：指向下一个读出地址。读完后自动加1。 写指针：指向下一个要写入的地址的，写完自动加1。
读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。 4.2.2 选择型号
根据FIFO的一些重要参数，及本次设计的目标要求，现选择芯片型号为AL422B，作为数据缓冲模块的FIFO器件。以下详细介绍这一芯片。 4.3 FIFO存储器AL422B
AL422B是一种视频帧存储器，存储容量为384k×8bits，存储器结构为先进先出（FIFO），其接口非常简单。下面来介绍它的性能特点及应用领域。 4.3.1 概述
AL422B是由AverLogic公司推出的存储容量为3Mbits的视频帧存储器，由于目前1帧图像信息通常包含640×480或720×480个字节， 而市面上很多视频存储器由于容量有限只能存储1场图像信息，无法存储1帧图像信息。AL422B由于容量很大，可存储1帧图像的完整信息，其工作频率达50MHz。该芯片的主
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要特点如下：
（1）存储体为384k×8bits FIFO。
（2）支持VGA，CCIR，NTSC，PAL和HDTV分辨率。 （3）独立的读/写操作（可接受不同的I/O数据率）。 （4）高速异步串行存取。 （5）读写时钟周期为20ns。 （6）存取时间为15ns。 （7）内部DRAM自行刷新数据。 （8）输出使能控制。
（9）工作电压可为5V或3.3V。 （10）标准28脚SOP封装。 4.3.2 引脚说明
其SOP封装的28引脚在芯片上排列方式如下图4-2：
图4-2 AL422B引脚排列
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