实验现象：
在使用跳帽加入时钟脉冲后，时钟频率在1000Hz左右时，全亮，且可以分别示数，从1到9循环。
实验六：设计一个电路，用两个数码管显示01?12的十二进制计数，两个数码管显示00?59
的六十进制计数。
实验目的：进一步了解多位数码管的扫描显示原理，自己设计12进制和60进制。了解用Verilog HDL设计8选1数字选择器的方法。设计显示电路。 实验步骤：
利用verilog语言编写元件：60进制和12进制计数器如下：
仿真结果：
实验现象：
在接入时钟脉冲之后，左侧两个和右侧两个数码管有示数，分别对应12，60进制计数器。中间两个恒为零。
综合设计实验
设计题目：多功能数字钟
设计要求：有时钟功能，校时功能，闹钟功能，12/24小时转换功能，整点报时功能。
设计原理： 计数器部分：
蜂鸣器部分：
12/24进制转换电路，时钟闹钟显示转换电路：
12进制，24进制转换的思路是判断数值，大于12时，高位减1，低位减2（加上对应的补码1111和1110）；
时钟闹钟显示转换电路，原理就是一个单刀双掷开关；
扫描示数电路：
闹钟延时电路:
作用是到达闹钟预设时间后，蜂鸣器响十秒，利用