port (CLK, CLR, D: in STD_LOGIC; ----------2分 Q, QN: out STD_LOGIC ); ----------4分 end VposDff;
architecture VposDff_arch of VposDff is begin
process ( CLK, CLR ) ----------6分 begin
if CLR='1' then Q <= '0'; QN <='1'; elsif CLK'event and CLK='1' then
Q <= D; QN <= not D; ----------8分
end if;
end process; ----------10分 end VposDff_arch;
2、完成以下4位全加器代码（本题10分）
library IEEE;
use IEEE.std_logic_1164.all;
entity full_add is port (
a,b: in std_logic_vector (3 downto 0); cin: in std_logic; cout: out std_logic;
sum: out std_logic_vector (3 downto 0) ); end full_add;
architecture full_add_arch of full_add is component adder
port ( a,b,c: in std_logic; carr: out std_logic; sum: out std_logic ); end component;
signal c1,c2,c3: std_logic; 2分
begin
u0:adder port map(a(0),b(0),cin,c1,sum(0)); 4分 u1:adder port map(a(1),b(1),c1,c2,sum(1)); 5分 u2:adder port map(a(2),b(2),c2,c3,sum(2)); 6分
16
u3:adder port map(a(3),b(3),c3,cout,sum(3)); 10分 end full_add_arch;
3、补充完整如下代码，使之完成4状态不断循环。(本题10分)
ARCHITECTURE arc OF ss IS
type states is ( st0,st1,st2,st3 ); 2分 signal outc: states; 4分 BEGIN
PROCESS(clk) BEGIN IF reset='1' then outc <=st0 ; 6分 elsif clk'event and clk='1' then CASE outc IS WHEN st0 => outc <= st1; 7分 WHEN st1 => outc <= st2; 8分 WHEN st2 => outc <= st3; 9分 WHEN st3 => outc <= st0; 10分 WHEN OTHERS => outc <=st0; END CASE; end if; END PROCESS; END arc;
4、设计异或门逻辑：（本题20分）
如下异或门，填写右边的真值表。（此项5分）
A 0 0 1 1 B 0 1 0 1 Y 0 1 1 0 其表达式可以表示为：（此项5分）
17
a 这一关系图示如下：
abb&&＋y试编写完整的VHDL代码实现以上逻辑。可以采用任何描述法。（此项10分）
library ieee;
use ieee.std_logic_1164.all; 1分 entity yihuo1 is
port(
a,b :in std_logic;
y :out std_logic );
end yihuo1; 4分 architecture yihuo1_behavior of yihuo1 is
begin 7分
process(a,b) y<=a xor b; begin （第2种写法）
if a=b then
y<='0';
else
y<='1';
end if;
end process;
end yihuo1_behavior; 10分
18
2007/2008 学年第 一 学期末考试试题答案及评分标准
（A卷）
得分
一、 填空题（20分,每空格1分）
1、VHDL是否区分大小写？ 不区分 。
2、digital_ _8标识符合法吗？ 不合法 。12_bit标识符合法吗？ 不合法 。
signal标识符合法吗？ 不合法 。
3、结构体有三种描述方式，分别是 数据流 、 行为 、 和 结构化 。
4、请分别列举一个常用的库和程序包 library ieee 、 use ieee.std_logic_1164.all 。
5、一个信号处于高阻（三态）时的值在VHDL中描述为 ‘Z’ 。 6、将一个信号width定义为一个4位标准逻辑向量为
signal width : std_logic_vector(3 downto 0) 。
7、/=是 不相等 操作符，功能是 在条件判断是判断操作符两端不相等 。 8、设D0为'0', D1为'1', D2为'1', D3为'0', D3 & D2 & D1 & D0的运算结果是 “0110” ，（D3 or D2）and（D1 and not D0）的运算结果是： ‘1’ 。 9、赋值语句是（并行/串行） 并行 执行的，if语句是（并行/串行） 串行 执行的。
10、请列举三种可编程逻辑器件： EEPROM 、 GAL 、 FPGA 。 得分 二、 简答（20分，每小题5分） 1、简述VHDL程序的基本结构。
19
库
（1） （2） （3）
（5） 若答出配置也可加1分
程序包 实体
结构体
2、简述信号与变量的区别。 信号延时赋值，变量立即赋值
（2） （4）
信号的代入使用<=，变量的代入使用:=；
信号在实际的硬件当中有对应的连线，变量没有 （5）
3、简述可编程逻辑器件的优点。
? 集成度高，可以替代多至几千块通用IC芯片
– 极大减小电路的面积，降低功耗，提高可靠性
? 具有完善先进的开发工具
– 提供语言、图形等设计方法，十分灵活 – 通过仿真工具来验证设计的正确性
（2） （3） （4） （5）
（1）
? 可以反复地擦除、编程，方便设计的修改和升级
? 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 ? 保密性好
4、试比较moore状态机与mealy状态机的异同。 Moore输出只是状态机当前状态的函数
（3） （5）
Mealy输出为有限状态机当前值和输入值的函数 得分 三、判断题（10分）
library ieee;
use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;
以上库和程序包语句有无错误？ 有 ，有的话请在原程序相应位置改正。（2）
20