2.Layout中Design Rules中clearence设置相关
Same net部分在手册中已经有了说明，如下图所示：
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) j2 G& w; s6 I; Q* y. q, K
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Clearance部分就要说明一下了。
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首先得了解trace、via、pad、smd、text、copper、board、drill在Layout中指的是哪些对象，
只有明白了这个，才能设置好想要的clearance。
Trace、via都很明了，而pad指的是插件的焊盘（through hole pad），smd指的是贴片的焊盘（surface mount pad），text、copper、board也很明了。最后那个drill我还没有明白它指
的是什么。
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表格中已经包含了大部分的对象之间的间距规则设置。除了lines没有做出说明外，其他的都已经做了说明。但是要注意的是，text与copper之间的间距是遵照text与trace之间的规
则。如下图所示。
: p3 W\ m' |0 L6 s+ \\( ?' h! b
突然想起在verify design 时，设置的clearance值对在封装中添加的line/text/copper
也是有影响的，所以一般建议把line/text画到丝印层等相关层上去
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检查间距时，发现在一些元件的text处和我的布线交叉时，会报间距太小等错误！而当我打开该pcb元件封装时，发现这些text是在top的位置；而我把这些text改到顶层丝印层时，就没有错误了（在封装中添加的text也是如此，而且这种text
在layout是outline类型的，要想在丝印层显示出来，必须设置好丝印层outline
的显示颜色）
我发现每次更改过tool－verify design－clearance－setup中的一些check后，检查，再改回原来的设置，居然报的错误数目相差很多，有时候No Error，有时3个，有时15个，有时60多个。错误基本都处在元件外框的text标识和走线的重
叠处。
报错误如下：
EDA365! |- ~6 L/ O8 e/ {) N: W
(xxx,yyy L1)distance between tracks too small: COMPONENTS FREE TEXT, TRACE
(aaa, bbb) distance is less than 0.1524
(xxx,yyy L1)distance between tracks too small: COMPONENTS FREE TEXT, TRACE
(aaa, bbb) overlapping
我个人觉得，每次在完成布局之后还是要去检查一下body to body的间距问题，因为会出现，
两个元件重叠而被忽视的问题，到时候等到出图了还是没有发现，后果就严重了。body to body指的是原件边框和元件边框的间距（注意：特指边框在和pad是同一层的，也就是，如果边框不画在元件层，是drc检查不出来的，所以要求做库的规范化）。 18请教如何在板框四个边导出一样大小的圆角
tools/options/design/miter下面选择Arc，确定，然后返回板框，在夹角那里选中两条边，右键选择add miter，四个角都输入相同的角度即可。 19
Reuse要符合的条件：
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Reuse和被reuse部分必须有相同的以下的部分：
相同的Part
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EDA365论坛网8 ~3 n$ R0 Z( w3 j& Z( `type、相同或相似的网络、相同的DECAL封装。 对于相同的Part type的要求：
1、
www.eda365.com. R) u& j! w3 _0 g1 E
必须使用标准库中的Part type以保证有相同的Part type Name。
2、特别指出：相同的Part
www.eda365.com4 A$ [7 g5 y* k) l8 S) n
type包括相同的Logic Family。Logic Family信息在Part Eidtor的环境下，Part
Information for
* l) U! I3 v7 M; K! x
Part的对话框的General的面板中。Logic
Family的信息有：ANA、BGA、BPF、BQF、CAP、CFP、CLC、CMO、CON、CQF、DIO、DIP、ECL、EDG、FUS、HMO、HOL、IND、LCC、MOS、OSC、PFP、PGA、PLC、POT、PQF、PSO、QFJ、QFP、QSO、RES、RLY、SCR、SKT、SOI、SOJ、SOP、SSO、SWI、TQF、TRX、TSO、TTL、VSO、XFR、
ZEN。如果一个器件的Logic
EDA365论坛网) Z5 m\ m* K6 P1 p+ x/ T
Family的信息不同，在不同的PCB文件之间是无法reuse的。造成很多的工作无法重复利
用。 解决办法：
EDA365论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛% Y6 c. f: M! z* ?/ C! B l+ i8 K# {
新建一个全新的Logic Family为UND，以后在建新器件的过程中统一使用它。即：所建
的器件没有任何的Logic
2 j) b6 y: ~) S8 S7 S, q
Family信息。所有新建的器件的Logic Family信息全部定为UND。其他的过去已经有的器
件继续使用其原有的Logic Family信息。
相同或相似的网络要求：
在不同的PCB文件中进行reuse，必须保证有相同的网络名，在同一个PCB文件中进行
EDA365: l- G6 B) `: B; x# W2 preuse必须保证有相同或相似的网络名。
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所以，如果一款新产品想要reuse其他款产品中已经成熟的PCB设计文件，那么最好的
办法是原理图设计时能从成熟产品的原理图中拷贝相关的部分，以尽量保证网络名一致。这样至少可以利用其能够为我使用的其中一小部分。 相同的DECAL封装要求：
DA3E65论坛网站|PCB论坛网|PCB layout论坛|SI仿真技术论坛5 n* T4 Z: I' c8 l$ ^3 U* |. N 不同文件之间的reuse必须有相同的DECAL封装。
20．
CAM350拼板教程
拼板方法：
一，在大部分線路不變或線路完全不變時﹐你們可以選用create a moudle 來完成這個動
作。操作為﹕
! i6 h( }& f) b+ j3 u8 B
1.選擇所要合并的板﹐之前需做過rename ---tools->create module->選擇全板﹐存檔成
一個module copy1.mdd;
1 X3 S- q2 ~\ u* Y2.在所要合成的板上--place->manually..->place module copy1.mdd-->放進所需合并的
板即可。
3.再次從線路圖回編 and netin !
二。這個拼板如果完全不變﹐采用先轉netlist再用sub-drawing最好不過﹐需要注意四
點﹕
1.是事先必須對兩塊板都做rename and netin 成功,確保兩份電路的線路圖相同﹐沒有相
沖突的ref and net ,與線路無誤﹗
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2.sub-drawing out 時選擇Preserver refdes! 3.sub-drawing in 時選擇Assign refdes!
4.過程中選擇所有所需的元件和線路﹐sub-drawing 需從線路回編或再次netin,確保正
確﹗
21．
creat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重
要元件放到其他模块电路去，
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