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2.三态与门
利用前面已完成的与门和三态门组合成一个三态与门。与前面两个例子不同的是，在这里不是采用文本编辑器完成设计输入，而是采用图形编辑器。
实验步骤如下：
第1步：首先将上述两个VHDL文件生成为符号（Symbol），以供后续步骤使用。右击and2gate.vhd，选择Create Symbol Files for Current File命令，即生成了and2gate符号。用同样的方法生成trigate符号。
第2步：新建一个图形文件。选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。将该图形文件另存为tri_and_gate.bdf。图形编辑窗口如下图所示，窗口左边是图形编辑
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工具条。
第3步：在图形编辑窗口的空白处双击，打开符号库，如下图所示。展开Project项，可以看到有两个之前生成的符号分别是and2gate和trigate。选择and2gate，单击OK按钮，该符号就会出现在图形编辑窗口，单击左键即在窗口内放置该符号。用同样的方法放置trigate符号。
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第4步：再次打开符号，在name输入栏中输入“input”，符号库自动在库中找到输入（input）符号，并选中“Repeat-insert mode”点击OK按钮，可反复在编辑窗口中放入输入符号，直单击右键取消放置为止。由于输入信号一共有3个，所以需要放入3个输入符号，并将3个输入符号命名为dina、dinb和en。用同样的方法放置1个输出（output）符号，并命名为dout。再选择工具栏中的按钮，将各符号连接起来，结果如图所示。
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第5步：保存图形文件，并将tri_and_gate.bdf设置为顶层实体。再次编译项目文件，并进行功能仿真，仿真结果如图所示。
第6步：按照下表分配引脚，重新编译并下载验证。
FPGA信DE2上的号 引脚 器件 dPIN_SW0 ina N25 dPIN_SW1 inb N26 ePIN_SW2 n P25 dPIN_LEDG0 out AE22
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实验2：简单的组合逻辑电路设计 1．2选1的数据选择器
具体步骤：
第1步：新建一个Quartus项目。
第2步：在Quartus项目中新建一个VHDL文件，并命名为mux_2to1.vhd，实现2选1的电路功能，其真值表和电路符号如下图所示。即当s＝1时，输出m＝y；当s＝0时，输出m＝x。
代码一：VHDL程序代码如下。 library ieee;
use ieee.std_logic_1164.all; entity mux_2to1 is port(