11、十二进制加法计数器需要（ ）个触发器构成。
A、8； B、16； C、4； D、3
12、由四个触发器构成十进制计数器，其无效状态有（ ）
A、四个 B、五个 C、六个
13、N个触发器可以构成能寄存（ ）位二进制数码的寄存器。 A、N-1 B、N C、N+1 D、2N
判断：
1、RS触发器的输出状态Q N+1与原输出状态Q N无关。 （ ） 2、RS触发器的约束条件RS=0表示不允许出现R=S=1的输入。 （ ） 3、主从RS触发器在CP=1期间，R、S之间存在约束。 （ ） 4、JK触发器的输入端 J悬空，则相当于 J = 0。 （ ） 5、JK触发器的输入端J悬空，相当于J=1。 （ ） 6、各种功能触发器之间可以相互转换。 （ ） 7、D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。（ ） 8、组合逻辑电路的输出与电路原来的状态无关，而时序逻辑电路的输出与电路原来的状态有关。 （ ） 9、时序电路的输出状态仅与此刻输入变量有关。 （ ） 10、时序电路不含有记忆功能的器件。 （ ） 11、异步时序电路的各级触发器类型不同。 （ ） 12、同一CP控制各触发器的计数器称为异步计数器。 （ ） 13、计数器随CP到来计数增加的称加计数器。 （ ） 14、计数器的模是指构成计数器的触发器的个数。 （ ）
15、构成一个五进制计数器最少需要5个触发器。 （ ） 16、一个存储单元可存1位2进制数。 （ ） 17、移位寄存器不能存放数码，只能对数据进行移位操作。 （ ）
画波形图：
1、在如图（ a）所示的基本 RS触发器电路中，输入波形如图（ b）。试画出输出端与之对应的波形。
2、下降边沿型JK触发器的输入波形如图所示，画出Q端的波形。设触发器的初始状态为“ 1”。
3、TTL上升边沿 JK触发器的输入波形如图所示，画出 Q端的波形。设触发器的初始状态为“ 0”。
4、
5、如图（a）所示逻辑电路，已知 CP为连续脉冲，如图（b）所示，试画出 Q1， Q2的波形。
分析电路：
1、分别用方程式、状态转换图表示如图所示电路的功能。
2、分析下图时序电路的逻辑功能，写出电路驱动方程、状态方程，画出状态转换图。
3、试分析如图所示时序电路： （ 1）写出电路的状态方程和输出方
程；
（ 2）列写状态表并画出状态转换图。
4、图所示为利用74LS161的同步置数功能构成的计数器。 分析：（1）当D3D2D1D0=0000时为几进制计数器？
（2）当D3D2D1D0=0001时为几进制计数器？
1、用74LS161构成七进制计数器。 74LS161功能表 CR L H H H H LD X L H H H CTP X X H L X CTT X X H X L CP D0 D1 D2 D3 X ↑ ↑ X X X X X X D0 D1 D2 D3 X X X X X X X X X X X X Q0 Q1 Q2 Q3 L L L L D0 D1 D2 D3 计 数 保 持 保 持 2、试用CT74LS160的异步清零功能构成24进制的计数器。
3、试用CT74LS161的异步清零和同步置数功能构成24进制的计数器。 4、试用CTLS161的同步置数功能构成九进制计数器。并画出波形图。