当前端点缓冲区中已有的数据数目。 说明：
端点2最大缓冲区计数BC[12:0]，为4096字节。 端点6最大缓冲区计数BC[11:0]，为2048字节。 端点4和8最大缓冲区计数BC[10:0]，为1024字节。
3．14 EP24\\68FIFOFLAG（SFR AB：SFR AC）和EPxFIFOFLGS（E6A7：E6AA）：端点FIFO状态标志寄存器
3．15其它通用寄存器
CPUCS(E600)：
PORTCSTB：128脚或100脚的RD，WR输出使能。
CLKSPD1，CLKSPD0：CPU频率选择，00：12MHz（默认）；01：24MHz；10：48MHz；11：Reserved。
CLKINV：CLKOUT反转选择。 CLKOE：CLKOUT输出使能。
REVCTL（E608）：
正常情况下，简单地设置DYN_OUT和ENH_PKT位为1即可。
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四、同步slave fifo测试操作指南
4．1安装软件包
第一次使用时，首先要安装CYPRESS开发包，安装完毕后，在目录“windows\\system32\\drivers”中有一个文件ezusb.sys，用驱动程序目录下的ezusb.sys将其
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代替，两个驱动程序文件的区别是，后者将缓冲区的大小扩展为6M字节，详见驱动代码。
图4.1
4．2同步写FIFO测试
插上开发板后，系统默认采用USB接口供电，PC上安装好下载线，并将下载线与开发板FPGA/CPLD的AS下载口或者JTAG下载连接好，下载采用AS方式，将FPGA程序下载到配置芯片中，打开ALTERA的编译软件Quartus 5.0，将“相应目录/写FIFO”下的wr_fifo.qpf项目文件打开，界面见图4.2，点击“change file”，在弹出界面中选择下载文件，将wr_fifo.pof下载到FPGA中。（也可以选择JTAG方式下载到FPGA中，当然这时也可以选择的文件类型有.sof文件格式）
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图4.2
接着打开CYPRESS EZUSB控制面板，见图4.3，将“相应目录/固件源代码/fw”目录下的固件程序slavefifo.hex，通过USB接口下载到FX2中，下载成功后，提示slave fifo设备安装成功。
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图4.3
下载完FPGA程序与固件程序后，就可以通过应用程序进行USB传输测试，同步写FIFO测试中，FPGA程序内部生成一个16位递增计数器，写入FX2 FIFO中，并通过FX2发送给PC，如果FX2内部FIFO满，则计数器停止计数，非满则计数并写入FX2的FIFO中。
应用程序位于“相应目录/SYN同步方式/写FIFO/Apptest/Release”目录下.，打开应用程序界面如图4.4，打开应用程序后，首先在下面文本显示框中，出现“打开设备成功”的提示，接下来点击界面上启动读线程,在文本框中开始显示测试结果（包括测试速度，传输字节与花费时间），并在上面显示通过的包数与出现的错误情况。点击“读测试”可以在当前目录下保存读到到的测试数据，并且可以在Ultraedit编辑软件下打开.bin数据文件，查看16位计数器计数数据是否完整，从而测试数据传输中是否有数据丢失，如图4.5。
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