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D_WIRE_12),
.dp_s10hz(SYNTHESIZED_WIRE_13),.dp_s100hz(SYNTHESIZED_WIRE_14),.counter_out(SYNTHESIZED_WIRE_15),.data_in(SYNTHESIZED_WIRE_16),.disp_select(SYNTHESIZED_WIRE_38),.Q0(SYNTHESIZED_WIRE_32),.Q1(SYNTHESIZED_WIRE_33),.Q2(SYNTHESIZED_WIRE_34),.Q3(SYNTHESIZED_WIRE_35),.Q4(SYNTHESIZED_WIRE_36),.Q5(SYNTHESIZED_WIRE_37),.dp(dp),.data_out(disp_data));
dispselect
b2v_inst7(.clk(SYNTHESIZED_WI
flip_latch
b2v_inst2(.clk(SYNTHESIZED_WI
RE_2),
.A0(SYNTHESIZED_WIRE_32),.A1(SYNTHESIZED_WIRE_33),.A2(SYNTHESIZED_WIRE_34),.A3(SYNTHESIZED_WIRE_35),.A4(SYNTHESIZED_WIRE_36),.A5(SYNTHESIZED_WIRE_37),.Q0(SYNTHESIZED_WIRE_25),.Q1(SYNTHESIZED_WIRE_26),.Q2(SYNTHESIZED_WIRE_27),.Q3(SYNTHESIZED_WIRE_28),.Q4(SYNTHESIZED_WIRE_29),.Q5(SYNTHESIZED_WIRE_30));
gate_control
b2v_inst3(.SW0(SW0),.SW1(SW1)
RE_24),
.disp_select(SYNTHESIZED_WIRE_38),.Q(disp_select));
data_mux
b2v_inst8(.A0(SYNTHESIZED_WIR
,.SW2(SW2),.f1hz(SYNTHESIZED_WIRE_9),.f10hz(SYNTHESIZED_WIRE_10),.f100hz(SYNTHESIZED_WIRE_11),.Latch_EN(SYNTHESIZED_WIRE_2),.Counter_Clr(SYNTHESIZED_WIRE_1),.Counter_EN(SYNTHESIZED_WIRE_0),.dp_s1hz(SYNTHESIZED_WIRE_12),.dp_s10hz(SYNTHESIZED_WIRE_13),.dp_s100hz(SYNTHESIZED_WIRE_14));
dispdecoder
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E_25),
.A1(SYNTHESIZED_WIRE_26),.A2(SYNTHESIZED_WIRE_27),.A3(SYNTHESIZED_WIRE_28),.A4(SYNTHESIZED_WIRE_29),.A5(SYNTHESIZED_WIRE_30),.disp_select(SYNTHESIZED_WIRE_38),.Q(SYNTHESIZED_WIRE_16));
endmodule
b2v_inst5(.dp_s1hz(SYNTHESIZE
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5 总结
本程序设计主要介绍了数字频率计的Verilog HDL的设计与实现，其可以用Altera公司EPM7128SLC84-6 CPLD、EP1K10TC100-1 FPGA等可编程逻辑器件来实现。现通过学习与设计，掌握了Verilog HDL设计与实现：
● 计数模块counter的Verilog HDL设计与实现。
● 门控模块gate_control的Verilog HDL设计与实现。 ● 分频模块fdiv的Verilog HDL设计与实现。 ● 寄存器模块flip_latch的Verilog HDL设计与实现。 ● 多路选择模块data_mux的Verilog HDL设计与实现。 ● 动态为选择模块dispselevt的Verilog HDL设计与实现。 ● BCD译码模块dispdenoder的Verilog HDL设计与实现。
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参考文献
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致 谢
感谢学校和老师对我的培养，给我这个自己动手的机会和空间。经过一段时间，终于在指导老师黄颖辉和蔡烁的帮助下完成了课程设计，对自己的能力有了很大的提升。在此我要感谢每一个帮助过我的人。
首先，我要感谢的是我的指导老师黄老师，在百忙之中抽出时间为我的设计指点，提供帮助，他的学习作风和优良的教学研究精神是我永远学习的榜样。
其次要感谢我的学长学姐，在我最艰难的日子里，他们给我精神上的支持。他们一直在鼓励我，让我充满信心地迎接每一个问题。
再次我要感谢我的同学，在我最困难的时候伸出援助之手，用他们的智慧帮我解决各个难题。
总而言之，感谢每一位关心过我的人，他们今天对我的付出，成为我将来工作的动力。
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附录：程序源代码
module test(SW1,SW2,in,CLOCK_50,reset,of,gao,zhong,di); input in,reset,CLOCK_50; input SW1,SW2;
output[6:0] gao,zhong,di; reg[6:0] gao,zhong,di; output of; reg[3:0] a,b,c; reg of; reg clk1,clk2,clk4;
reg[23:0] p; reg[26:0] q; reg[32:0] o;
always @(posedge CLOCK_50 or negedge reset) if(!reset) begin clk1<=0; q<=0; end
else if(q==99999999) begin
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