山东建筑大学信电学院课程设计说明书
? ●1 通道多主 IIC-BUS/1 通道 IIS-BUS 控制器。
? ● 兼容 SD 主接口协议 1.0 版和 MMC 卡协议 2.11 兼容版。 ? ●2 端口 USB 主机/1 端口 USB 设备（1.1 版） ? ●4 通道 PWM 定时器和 1 通道内部定时器 ? ● 看门狗定时器
?? ●117 个通用 I/O 口和 24 通道外部中断源。
? ● 功耗控制模式：具有普通，慢速，空闲和掉电模式。 ?
● 8 通道 10 比特 ADC 和触摸屏接口 ? ● 具有日历功能的 RTC ? ● 具有 PLL 片上时钟发生器 3.1.1串口通信
串口通信的概念，即串口按位（bit）发送和接收字节
通信协议是指通信双方按照约定的数据格式、同步方式、传送速度、传送步骤等规程来进行数据传输
本次采用异步通信 ，其特点是通信双方以一个字符(包括特定附加位)作为数据传输单位，且发送方传送字符的间隔时间是不定的。在传输一个字符时总是从起始位开始，以停止位结束。
如图1所示：
图1 串行数据帧格式
S3C2410的UART提供3个独立的异步串行通信端口，每个端口可以基于中断或者DMA进行操作。换句话说，UART控制器可以在CPU和UART之间产生一个中断或者DMA请求来传输数据。UART在系统时钟下运行可支持高达230.4K的波特率，如果使用外部设备提供的UEXTCLK，UART的速度还可以更高。每个UART通道各含有两个16位的接收和发送FIFO。
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S3C2410的UART包括可编程的波特率，红外 接收/发送，一个或两个停止位插入，5-8位数据宽度和奇偶校验。
每个UART包括一个波特率发生器、一个发送器、一个接收器和一个控制单元，如图11-1所示。波特率发生器的输入可以是PCLK或者UEXTCLK。发送器和接收器包含16位的FIFO和移位寄存器，数据被送入FIFO，然后被复制到发送移位寄存器准备发送，然后数据按位从发送数据引脚TxDn输出。同时，接收数据从接收数据引脚RxDn按位移入接收移位寄存器，并复制到FIFO。 特性
— RxD0, TxD0, RxD1, TxD1, RxD2, 和TxD2基于中断或者DMA操作 — UART Ch 0, 1, 和 2 具有 IrDA 1.0 & 16 字节 FIFO — UART Ch 0 和 1 具有 nRTS0, nCTS0, nRTS1, 和 nCTS1 — 支持发生/接收握手
3.2 方案设计
图2 通信系统的组成框图
本系统是以嵌入式芯片S3C2410为核心的最小嵌入式系统构建方法，给出了S3C2410的复位电路、调试接口、电源电路、存储器电路和串口电路等硬件组成。
3.3 电路设计
3.3.1 电源设计
S3C2410工作时内核需要1. 8 V电压，I/ O端口和外设需要3. 3 V电压.
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VDDi/VDDiarm引脚口是供S3C2410内核的1. 8 V电压;VDDalive引脚是功能复位和端口状态寄存器电压. M12引脚RTCVDD是RT C模块的1. 8 V电压，用电池供电保证系统的掉电后保持实时时钟.VDDOP引脚是I/ O端口3. 3V电压;V DDM OP引脚是存储器I/ O端口电压;还有一系列VSS引脚需要接到电源地上.3. 3 V电压从SV用A M S 1117- 3. 3转换得到如图3所示;1.8V从3. 3 V通过MIC5207-1. 8转换得到。如图3所示。
图 3 电源电路
3.3.2晶振电路
S3C2410内部有时钟管理模块，有2个锁相环，其中M PLL能够产生CPU卞频FCLK,AHB总线外设时钟HCLK和APB总线外设时钟PCLK; UPLL产生USB模块的时钟。OM3,OM2都接地时，主时钟源和U SB模块时钟源都由外接晶振产生。在XTIpll和XTOpll之间连接主晶振，可以选择12 MHz品振，通过内部寄存器的设置产生不同频率的FOLK, H CLK和PCLK;在XT Irtc和XTOrtc上需要接32.768 kHz的晶振供RTC模块使用.同时在MPLLCAP和UPLLCAP上也要外接5pF的环路滤波电容。晶振电路如图4所示。
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图 4 晶振电路 3.3.3 复位电路
S3C2410的J12引脚为nRESET复位引脚，nRESET上给4个FOLK时间的低电平后就可以复位.可以设计如图5所小的复位电路，其中上电复位是靠RC电路特性完成，开关二极管1N4148在手动复位时对电容起快速放电的作用，因此可以把复位电平快速拉到OV。反响门74H C 14可以起到延时作用，保证有足够的复位时间。
图5 复位电路 3.3.4 JTAG接口
S3C2410有标准的JTAG接口，TCI(H6)为测试时钟输入；TDI(J1)为测试数据输入；TDO(JS)为测试数据输出；TMS(J3)为测试模式选择，TMS用来设置JTA G接日处于某种特定的测试式；nTRST ( H 5)为测试复位，输入引脚，低电平有效。其nTRST,TMS,TCK,TDI需要接10K的上拉电阻。通过，JTAG日可以完成芯片测试或在线编程。
3.3.5 存储器设计
S3C2410有32根数据线和27根地址线，因此地址线的寻址范围为128 M；但是S3C2410还有8根存储器芯片片选信号线nGCSO-- nGCS7，因此总的寻址空间为128M * 8= 1G。Nand Flash启动模式下复位时S3C2410的存储器映射如图6所示。如当访问物理地址Ox08000000- 0x10000000内的地址则nGCSl自动为低电平，以此类推。
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通过图6可知SDRAM只能连接在nGCS6和nGCS7片选引脚上。S3C2410提供了SDRAM的接口，其中包括nSRAS：行信号锁存；nSCAS：列信号锁存；nSCS(就是nGCS 6 )：片选信号；
图 6
DQM[3:0]:数据屏蔽 ； SCLI[ 1: 0]；时钟；SCKE：时钟有效；nBE [ 3: 0]：高/低字节有效；nWBE[ 3:0]：写有效。MT48LC16M16A2P是4块16位32M的SDRAM存储器。MT48LC16M16A2P的行地址13位为A 0--A 12，列地址9位为CAO- CA8，行和列地址是复用的。MT48LC16M16A2P包括4个块，通过BA0,BA1的组合选择块。MT48LC16M16A2P是16位存储器，因此数据线为 DQO--DQ15，还有CS片选，CLK时钟，CKE时钟使能，RAS行锁存，CAS列锁存，WE写使能等引脚.图7表示MT48LC16M16A2P和S3C2410的连接方法，其中BA0, BA1需要连接ADD24和 A DDR25，通过S3C2410的说明可知，因为内存总大小是64M因此块选择信号必须使用A DDR24和ADDR25。
S3C2410内部有NAND Flash控制器，支持从NADN Flash启动.图7是K9F1208 64M Flash芯片和S3C2410的连接方式.S3C2410采用一组内部寄存器来完成NAND Flash的操作.
图 7 存储器连接电路
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