这是引线电感效应引起的震铃现象。需要用电容退耦解决。麻烦您能说得详细些吗？在哪里加入电容来解决这个振铃现象呢？我的供电电源引线确实拉的很长，应该就是这个引入了较大的引线电感吧。高端FET的漏极和低边FET的源极这两点间加一高频无感电容。谢谢您的建议，我这就去试试。另外我把引线缩短，稍微增大点门极驱动电阻也应该是有效的吧？有效！我的变压器驱动的半桥也有Vgs抖动（上图2），但半桥没加高压时Vgs的波形很好，加电压后Vgs就有抖动。像你上面说的，我加了0.33u电容退耦也没多大效果,我是直接焊在MOS管的脚上. 你是如何测到的波形？这个是下桥臂的，因为上桥臂是另一个绕组，所以上桥臂的波形是和这个的负方向的一样的. 从图上看；是变压器漏感和FET的栅电容谐振了。但是目前还是可用的。另外。，高低边共用一个驱动变压器时；由于互耦的原因，也会出现这现象。想问一下，为什么半桥上没加电时，波形很好呢？由于弥勒效应的作用；会使栅电容突变而使电路出现扰动。这在不加压时是没有的。变压器每个绕组间还有寄生电容。高速开关时的方波也会被互相耦合。PCB线的相互干扰也是一种可能。这些原因都会导致振铃出现。
这个是仙童半导体讲解MOSFET特性的应用手册中给出的一张图，我是这么理解这个图的：当Vgs电压达到Vgs(th)之后MOS开始逐渐导通ID在增加，但是由于此时跨导比较小，负载又重（电阻比较小）所以此时的负载电压降很小，相当于整个放大器放大倍数小，那么弥勒效应不明显。当VGS的电压跟VDS电压之间达到ID*跨导之后VDS下降比较快，也就是电压放大倍数高了，这个时候弥勒效应相当明显，所以晶体管在高频应用的时候接成共射工基电路让集电极电压不变就是这个道理。完全可以这样理解。器件在小电流或很大电流时的跨导都是非常低的。
这图意思大体正确，但；比例有些问题。这个问题正准备稍后提高。对于实际器件；在Vg达到Vth以前；ID实际已经有少量流过，但是；电压基本上都落在FET上，弥勒效应比较小，FET跨导远低于标称值。这段Vg基本是一圆弧。由于非线性分析比较困难；在分析时做了工程理想化近似。
FET经过弥勒区后；完全导通。原先阻断D-S的PN结被开启的沟道短路。由于失去了部分绝缘层，Cgd变大；以至和Cgs相当。并且；Cgd通过低阻抗的开启沟道；和Cgs实现物理上的并联。这样；使得后期的驱动栅电压沿发生了变化。如图1所示。FET的关断过程和开启过程的物理变化是一样的，只是过程刚好相反（下图2）。如前面介绍，完整周期的驱动波型如图3所示。
对比输入输出，回忆每个阶段的物理过程，思考一下这样的驱动；在工程中会有啥问题？大家发现没有；FET开通延时是ton1-ton2，而关断延时是toff1-toff3。想想为啥会这样？在电路中是否有危害？如何补偿？FET开通延时指未开通之前不包括米勒效应区，关断延时是指开通的状态包括米勒效应区，从上面的图可以看出开关损耗基本集中在这一块，用软开关能解决吗？可以解决！软开关时；弥勒效应区就没有了。显然；脉冲被加宽了！如果是开关电源；将限制最小脉冲宽度和对称性。如果是逆变器；将导致输出齐次谐波。适当的减慢“ON”；加快“OFF”，能补偿这样的变化。所以很多的驱动IC的拉电流能力明显要大于灌电流能力。是吧？适用高压驱动IC！
贴个典型实测栅＆VD的波型，体验一下其中的奥妙（下图1）。思考：均匀的VD变化有哪些好处？仔细看看FET沟道部分结构，大家看；是否可以拼出图2来。
将图上下倒一下；就不难发现，FET的D-S间并联了三极管。由于这个效应，FET有电压变化率承受限制。现在的一线厂家基本或完全解决了这个问题，在实际工程中；不用过于担心，但；对于二线及杂牌厂家，一定要实测！
我来张实际的截图，呵呵。这是我做的BUCK电路中的Vgs与Vds波形。非常干净！
开关电源的地线；始终有噪音流淌着；无论你是否愿意。为了防制FET误开通，我们总希望Vth高些。一般；标准的优质管子的门槛在3~4.5V水平。但是任何事务都有两面性；门槛高，低压场合用就有问题。这样；就诞生了FET新品一族:逻辑电平FET。现在；逻辑电平FET有这几个等级：1.8V逻辑兼容 门槛Vth: 0.6~1.2V；2.5/2.7V逻辑兼容 门槛Vth: 0.8~1.8V；3.3V逻辑兼容 门槛Vth: 1.2~2.7V；5V逻辑兼容 门槛电压:1.8~2.7V。所以;选器件前,先要根据场合找对类! 以IR公司的命名规则为例：IRF是标准FET的代号（IRF6XXX/IRF7XXX除外）。IRLXXXX中的L表示逻辑电平驱动。一般；在产品列表里会给出典型栅电压时的RDSON或电流值（如1.8V、2.7V、3.3V栅电压时的值）选时；根据各公司命名规则去搜就可以了。为应对不同工作状态；FET根据寄身体二极管特性分成快恢复和普通规格。所有MOSFET厂家；都是买一搭一，无论你是否愿意！一个开关沟道搭一二极管！正向时；二极管是阻断的，倒没啥。可FET是双向可通的器件，反向流电流时；在死区时间里，二极管将必然导通。
如ZVS/同步整流。反向回复时间和电荷量决定了电源的效率和电磁噪音（下图）。看trr和Qrr，trr是二极管恢复时间；Qrr是恢复电荷量。在电路里；类似在FET的DS间并联电容。这两个值越大；电容量也越大。这个电容值还和温度和实际流过二极管的电流大小有关。电流越大；温度越高，等效电容越大。因此；在对比不同数据表时；一定要看清测试条件。否则；劣管也能标出好参数的。这里；二极管流过电流时间基本和Qrr&trr无关。
EAR/EAS这两个量描述的是FET抗雪崩击穿的能力。EAR描述的是可重复的雪崩耐量。EAS描述的是单次耐量。如在小功率反激里；取消RCD吸收后，大电流负载时的漏极电压就需要EAR这个量来考核安全。再如大电流半/全桥电路里，桥短路时电流非常大；即便在安全工作区能关断FET；仍会因引线等杂散寄生电感的作用而产生过压，当关的比较快时；过压就会超过FET耐压极限而击穿。EAS是衡量FET此时是否安全的参量...这里只列举了这两个量的概念了两个实际工程中的应用实例。它们的意义远非这些。下图这两个量的典型图表：
这两个量不仅和芯自身特性片有关；还和结温和电流都有关系。使用时；一定要根据实际情况正确选用不同的曲线。
能帮助讲讲EAR/ EAS的区别吗？和各自的侧重点吗？现在的FET工艺；可以保证FET的寄生二极管可以象TVS（快速功率稳压二极管）一样承受击穿。EAR/EAS是描述这个二极管承受击穿能量的指标。EAR是指可重复击穿的雪崩耐量。EAS是指单次的雪崩耐量。实际工程中；是用电感储能/释放的模式来测量的。电感储能：W=1/2I^2L。
安全工作区SOA，先看左图。这是两个同为600V的MOSFET，都能在600V下承受最大饱和电流。即在15V栅压时；MOSFET能流过的最大电流（MOSFET进入了线性区；呈恒流状态），此时的电流不随电压增高而增加！状态位置见右图中蓝圈内的红线区域（最大到600V，呵呵有些画过了）：
显然；这两个FET都能在这电压电流下挺住，但；能坚持的时间却不一样。图1左边显示；能挺1微秒，而右侧约能挺10微秒。
水蜘蛛老师，这句“左边图显示；能挺1微秒，而右侧约能挺10微秒。”没看明白。看安全工作曲线。是不是看横坐标600V，然后纵坐标最大处的点啊？左边那个时间TP=0.001MS就是1US，但是右边怎么没看见啊？这是等时曲线。每个线都是等时间测量的。右边没单位。左边纵坐标是电流；横坐标是电压。你的意思是右边那个时间只是没标出来。每条曲线都标注了测试时间！左边纵轴是ＩＤ！右边没单位和坐标！