图2.12 LAB控制信号示意图
LAB的清除信号是针对寄存器的，LE可通过异步清除信号直接清除。每个LAB最多支持2个异步清除信号：labclrl和labclr2。LAB不支持异步加载功能。
除上述的同步清除和异步清除控制之外，Cyclone II系列FPGA还支持芯片范围的清除功能。DEV-CLRn可以清除FPGA上所有寄存器的值，而且其优先级高于所有的控制信号。 4、MultiTrack互连
Cyclone II系列FPGA内部M4K RAM、嵌入式乘法器、LE、IOE之间的互连由釆用Direct Drive技术的MultiTrack互连结构完成。
MultiTrack互连线由连续的不同长度的性能经过优化的连线组成，用以进行不同设计模块之间的通信。Direct Drive技术是专有的确定连线技术，它确保任何功能无论在器件的什么位置都具有一致的布线。这项技术免除了由改变设计引起的系统重优化过程，从而大大简化了模块设计的系统集成过程，使得设计者可以自由添加、修改和移动设计的不同部分，而不会对设计的性能造成不利影响。
Cyclone II系列FPGA的MultiTrack互连由跨越固定距离的行互连（直接连接、R4和R24）与列互连（寄存器链、C4和C6）组成。对在不同器件中实现的布线，MultiTrack可以保证布线长度具有可预测性与重复性，从而可方便地实现在不同密度器件上的移植设计。
Cyclone II系列FPGA内部各功能模块之间的互连途径见表2.3。
表2.3 Cyclone II系列FPGA内部各功能模块之间的互连途径 源\\寄本直R4R24C4C16LE M4K 乘PLL 列行目 存地接互互互互RAM 法IOE IOE \\器互连连 连 连 连 器 标 链 连 接 寄存 √ 器链 本地 √ √ √ √ √ √ 互连 直接 √ 连接 R4 √ √ √ √ 互连 R24 √ √ √ √ 互连 C4 √ √ √ √ √ 互连 C16 √ √ √ √ 互连 LE √ √ √ √ √ M4K √ √ √ √ RAM 乘法 √ √ √ √ 器 PLL √ √ √ 列 √ √ IOE 行 √ √ √ √ IOE 5、全局时钟网络及锁相环 Cyclone II系列FPGA通过全局时钟网络和锁相环实现时钟管理。Cyclone II系列FPGA最多可以有4个锁相环和16个全局时钟网络。每个全局时钟网络由独立的时钟控制块来实现其时钟源的动态选择。PLL时钟输出、CLK引脚输入、DPCLK引脚输入及内部逻辑都可以驱动全局时钟网络。不同Cyclone II器件的时钟资源如表2.4所示。
表2.4 Cyclone II器件的时钟资源 器件 PLLCLKDPCLK引全器件 PLLCLKDPCLK 全数量 引脚脚数量 局数量 引脚局数量 时数量 时钟钟网网络络数数量 量 EP2C5 2 8 8 8 EP2C35 4 16 20 16 EP2C8 2 8 8 8 EP2C50 4 16 20 16 EP2C20 4 16 20 16 EP2C70 4 16 20 16 Cyclone II系列中，EP2C20及以上FPGA的PLL、CLK引脚、DPCLK引脚及时钟控制块的分布如图2.13所示。FPGA每边有4个时钟控制块，在FPGA的4个角的每一个角上各有两个DPCLK引脚，称作CDPCLK，这两个DPCLK引脚同时只能有一个作为时钟输入，另一个作为GPIO使用。
图2.13 EP2C20及以上FPGA的PLL、CLK引脚、
DPCLK引脚及时钟控制块的分布
EP2C20以上的Cyclone II系列FPGA有16个时钟输入专用引脚，每边4个。如果不作时钟输入使用，则可以通过MultiTrack互连作为通用输入引脚，但只能使用基于LE的寄存器，而不支持基于LOE的寄存器。
EP2C20以上的Cyclone II系列FPGA共有20个双用途时钟输入引脚（左右各4个、上下各2个以及芯片4个角的每个角上各2个）。CDPCLK引脚输入的时钟信号先经过复用之后才进入时钟控制块，与其他的DPCLK相比，会产生额外的延迟。在DPCLK的引脚输入和驱动输出之间有一个可编程延迟链，用于设定其传播延时，可以用Quartus II软件中的“Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations”设置延时。DPCLK可以连接到全局时钟网络上用作时钟、异步清除、预置、时钟使能信号，也可以用作类似于PCI接口中的TRDY（Target Ready）、IRDY（Initiator Ready）和外部存储器接口中的DQS等协议控制信号。
全局时钟网络可以为FPGA上的各种资源（如LE、IOE、嵌入式乘法器、M4K RAM）提供时钟源，也可以作为控制信号（如时钟、异步清除、预置、时钟使能信号等），还可以用作类似于PCI接口中的TRDY、IRDY和外部存储器接口中的DQS等协议控制信号。
每一个全局时钟网络都有一个时钟控制块，用以动态选择该时钟网络的时钟源以及使能或禁用该时钟网络。以下信号可以作为时钟控制块的输入：与时钟控
制块在同一侧的4个时钟输入引脚，PLL的3个PLL时钟输出，与时钟控制块在同一侧的4个DPCLK引脚（包括CDPCLK引脚）以及4个片内逻辑生成的信号。但同时最多只能有2个时钟输入引脚、2个PLL时钟、1个DPCLK引脚和1个内部信号输入。这6个输入中，2个PLL时钟和2个时钟输入引脚可以动态地选择，以驱动全局时钟网络，而DPCLK引脚输入和内部信号输入只能静态地选择。时钟控制块的原理如图2.14所示。
图2.14中的CLKSWITCH信号可以在配置文件中设置，或者在使用手动PLL转换特性时动态切换。CLKSELECT[1..0]由内部逻辑产生，当器件工作在用户模式时，可以用来动态选择时钟网络的时钟源。静态时钟的选择在配置文件中实现，不能在用户模式下控制。在用户模式下，可以通过CLKENA动态地使能或禁止全局时钟网络。
图2.14时钟控制块的原理
Cyclone II系列FPGA器件使用复用器将16个全局时钟网络组合成一个6位总线，作为列IOE时钟、LAB行时钟和行IOE时钟，如图2.15所示。在LAB层面上，再用复用器将6个LAB行时钟分配给该LAB中的LE寄存器。LAB行时钟可以为LAB、M4K RAM、嵌入式乘法器和行I/O提供时钟。
图2.15 EP2C20以上器件的时钟分配
Cyclone II系列FPGA的PLL为器件提供通用时钟，它具有以下特性： （1）输入时钟的倍频和分频。（2）时钟移相。（3）可编程的占空比。（4）三个内部时钟输出。（5）—个专用的外部时钟输入。（6）支持差分时钟输出。（7）支持手动时钟切换。（8）支持三种差分时钟反馈模式。（9）锁定指示输出。（10）具有专门的控制信号。
图2.16 PLL的结构
EP2C20以上的Cyclone II系列FPGA器件都有4个PLL。PLL的结构如图2.16所示。PLL主要完成压控振荡器VCO的输出频率（率及相位的同步。输入频率
fVCO）与输入参考信号频
fIN经m分频后进入鉴频鉴相器PFD，经PLL锁定
后，PFD的两个输入具有相同的频率，即
fINfVCO? mn?k一般
k取1，也可以设置为2，当k取1时，有fVCOfIN??n。
mPLL输出到全局时钟网络或外部时钟电路的时钟频率为
fVCOfIN??n。
m?c，即移相的分辨率是压控振荡器VCO的周期除以8，如果VCO的频率为
m和c的取值范围为1?32，n的取值范围为1?4。
Cyclone II系列FPGA的PLL具有可编程的时钟移相能力，移相的步长最小为
45o1/8?125ps。 1000MHz，则分辨率为
1000MHzPLL的输出不仅可以驱动全局时钟，其c2输出还可以驱动专用的PLL输出引脚
PLL?#?_OUT。