end component; component pipe is port(
a:in std_logic; b:in std_logic; clk:in std_logic; rst:in std_logic; q:out std_logic );
end component; end mypackage;
三：系统以及各个模块的仿真波形
顶层文件仿真波形
四：系统调试运行结果说明与分析
实验箱选择模式8 。乘数由并行输入，被乘数由串行输入。当被乘数还在串行输入时，就得到部分乘积结果是串并乘法器的一大特色，因此，特别适合用作流水线处理。
五：结论与体会
本次实验完成的是通用串并乘法器，通过调试可以完成预期功能，但是介于实验箱的范围问题有一定的局限性。经过这几次的数电实验，使我增强了对实验的兴趣以及动手能力，使理论的知识变为实际的东西…总之，我受益匪浅。