图6.1 提出的结构框图
(0表示受噪声污染图像值，Z表示滤波后图像值)
图 6.1(a)表示在滤波窗口四边用初次滤波值代替污染噪声图像值；图6.1(b)表示在滤波窗口四边用污染噪声图像值代替初次滤波值。
6.4新型递归多级中值滤波器
该滤波器的基本思路是：先采用多级中值滤波器(MLM)进行初次滤波，提出的递归算法结构进行滤波，得到最终的滤波输出[22]。
设a(.，.)为二维离散图像信号，该滤波器输出为Y(.，.)，O（.，.）为用多级中值滤波器对a(.,.)进行用(2N+l)x（2N+1)方形滤波窗口滤波后的二维离散图像信号，取
Y(0)?a?(?,?)?Y(1)?o?(?,?)
（6-5）
提出的结构进行中值滤波：
Y(n-1) Y(n-2) Y(n-1) Y(n-2) Y(n-1) Y(n-2)
Y(n-2) Y(n-2) Y(n-2) Y(n-1) Y(n-1) Y(n-1) Y(n-1) Y(n-2) Y(n-1) Y(n-2) Y(n-1) Y(n-2) 1
(a) (b)
图6.2采用的中值滤波结构
取图6.2（a)中值滤波后的结果为Y′（n)，图6.2(b)中值滤波后的结果为Y\，则取
Y(n)?media[n(Y),n'''Y()n,?Y(n1)] （6-6）
则该滤波器的滤波输出为：
Y(?,?)?Y(n ) （6-7）
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6.5小结
多级中值滤波器(MLM)是目前公认的性能优良的秩排序滤波器，这个方案提出的关于中值滤波的新的递归算法结构，改进了传统的多级中值滤波器(MLM)算法，得到了一种新的中值滤波器算法，然后研究了这种滤波器的滤噪和保护图像细节的性能。提出的一种中值滤波器，对于其特性的理论研究还不够完全，还有就是较传统的多级中值滤波器而言增加了计算复杂程度。这都是有待改善的地方。
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7中值滤波器的硬件平台实现
通过对数字图像中值滤波器的研究，发现在软件的平台对数字图像处理还存在不足，由于用软件实现速度比较慢，这样就满足不了一些实时性要求比较高的系统，通过分析发现基于硬件去对图像进行处理，可以采用流水线的方式，更能提高系统实时性，使效果更好，在此提出一种基于FPGA的数字图像中值滤波器的方案。
7.1 FPGA简介
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，
它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)、可编程逻辑器件PLD(Programmable Logic Device)等可编程器件的基础什么是FPGA上进一步发展的产物。它是作为专用集成电路ASIC（Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU，下至简单的74系列电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图什么是输入法，或是硬件描述语言自由设计一个数字系统[22]。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可行性。PLD的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了电子设计自动化EDA（Electronic Design Automatic）软件和硬件描述语言VHDL(Very-High-Speed Integrated Circuit Hardware Description)的进步。
7.2系统设计方案
以一种3×3 模板，基于FPGA 的硬件平台进行快速中值滤波算法和图像处理专用硬件实现方案，可以实时滤除数字视频图像的脉冲噪声。
总体设计方案如图7-1所示：
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DIN3 x 3模板生成中值滤波模块 DOUT DV CLK RST 行列计数器模块 图7.1总体设计方案
由图7.1可知,整个系统设计分为3 大模块:3×3模板生成模块、中值滤波模块和行列计数器模块。DIN 为图像数据输入端，整个系统有统一的时钟信号CLK和复位信号RST，DOUT为图像数据输出端，DV为输出数据有效标志，下面分别介绍．
7.2.1 3×3模块功能和设计方法。
3×3 模板生成模块该模块原理框图如图7.2所示：
数据输入
rr2 r3 FIFO 1 r4 r5 FIFO 2 r6 r7 W11 W12 W13 W21 W22 W23 W31 W32 W33 图7.2 3×3 模板生成模块
图7-2中：r 代表移位寄存器； FIFO代表先进先出存储器。图像数据以时钟节拍从数据输入端依次输入，FIFO用来存储一行的数据，以便使w11 ,w12 , ?,w33 存放的正好是3×3 模板所对应的图像数据,如图6-3所示：
W11 W12 W13 W21 W22 W23 W31 W32 W33 29 图7.3 3 ×3 模板所对应的图像数据
当数据流不断从数据输入端输入时，3×3模板对应的图像数据不断地跟着变化，这就可以对一帧图像的所有像素都进行3×3 模板处理。 7.2.2行列计数器模块
该模块结构如图7.4所示：
RSTN EN CLK 图7.4行列计数器模块
Colpos Rowpos 在图7.4中：RSTN为复位端直接与全局复位信号RST相连；EN为使能端；CLK 为时钟输入端； rowpos为图像行位置标志； colpos为图像列位置标志。该模块比较简单，只是起到计数功能，用来确定数据在图像阵列中的位置。通过该模块可以确定一幅图像是否到达边缘，或者传输完毕。
7.3拟解决的关键问题
由于系统集成化的要求,中值滤波器要与其他功能单元一起在FPGA 中实现，这就可能出现多时钟同步问题。本设计采用全局时钟同步设计，用一个较高频率的时钟作为整个系统的公用全局时钟，视频数据的像素时钟经过处理后作为时钟使能信号来控制D触发器的动作，这样既充分利用了FPGA 资源又保证了数据处理的速度与数据的传输速度同步。
7.4基于硬件的中值滤波快速算法设计与实现
中值滤波算法核心是排序，排序算法的优劣直接决定了求取中间值的效率，从而决定滤波器的整体性能。基于硬件的排序算法设计可以充分地利用硬件平台的并行性特点，从而达到加快处理速度目的。基本的设计思想是将大问题分解为若干子问题并行解决，从而获取高效率的中间值获取过程。下面分析3×3 窗口图像数据的数学模型，说明中间值的求得过程[23]。
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