非常简单CPU数据通路设计
实验目的：
1. 掌握CPU的设计步骤 2. 学会芯片的运用及其功能
即是本次实验的主要内容是利用Quarters2仿真平台设计非常简单的CPU的数据通路，加深对CPU的分析和理解。
实验方法：
在Quarter2环境下实现非常简单CPU数据通路的设计
实验内容：
绘制非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。
注：6位寄存器、6位计数器两个元件的设计文件：reg6.gdf和cou6.gdf已
经给出。 1、零件制作
6位寄存器reg6.gdf （自行设计） 6位计数器cou6.gdf （自行设计）
8位寄存器 （可选择74系列宏函数74273） 8位计数器 （由两个74161构成）
2位寄存器 （由D触发器构成，自行设计）
6三态缓冲器 （自行设计，可由74244内部逻辑修改而成） 8三态缓冲器 （选择74系列宏函数74244，或作修改） alu模块 （自行设计，限于时间，其内部逻辑不作要求） 2、选择器件，加入数据通路顶层图 8位累加器AC：选择8位计数器 6位地址寄存器AR：reg6 6位的程序计数器PC：cou6
8位的数据寄存器DR：选择8位寄存器 2位的指令寄存器IR：选择2位寄存器 3、为PC、DR加入三态缓冲器。 4、调整版面大小，器件位置。
5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的 缓冲器。
6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、（选做）编译之后，给出微操作 AR<-PC 的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU”数据通路图。
实验步骤与具体过程分析
基于前面非常简单CPU的讲解，我掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程和执行过程，本次实验是在上次实验的基础之上完成非常简单CPU数据通路的设计，其步骤如下： （1）、AC累加器原理图如下：
打包框图如下：
分析: 8位累加器AC是由8位计数器（cou8）组成。
（2）、6位地址寄存器AR设计如下（此电路图老师已给出）：
打包打包框图AR如下：
分析：6位地址寄存器AR是由六位寄存器reg6组成。
（3）、程序计数器PC如下：（此电路图老师已给出）
打包框图如下：
分析：6位的程序计数器PC是由六位计数器cou6组成。
（4）、八位地址寄存器DR如下:
打包框图如下：
分析：8位的数据寄存器DR是由8位寄存器reg8组成。
（5）、两位高地址寄存器IR的设计如下：
打包后得电路图如下：
分析: 2位的指令寄存器IR是由2位寄存器（reg2）组成。
（6）、控制8位地址总线DRBUS的三态缓冲器电路如下：