3D-IC TSV堆叠技术之发展趋势
时间：2009-10-06 12:35:17 来源：今日半导体 编辑：许明哲1 詹印丰1 李景贤2 一、引言
半导体技术必须持续发展，以增加IC性能与功能，同时减小芯片尺寸，降低耗电量与成本。目前我们已发展出具创新性、小尺寸、成本效益之三维导线互连技术，可满足以上需求。其中，硅导孔(Through Silicon Via; TSV) 技术由于采取三维互连方法，可加速晶片堆叠技术上之应用，尤其在异质元件整合上，具有重要地位。针对多晶片整合需求，3D 堆叠技术是一项非常有用的解决方案，然而目前仍有许多技术挑战尚待克服。本文将整合最新发表之文献[1~12]，探讨现今半导体晶片3D 堆叠技术之发展趋势。 二、封装技术之演进
International SEMATECH (ISMT)于公元2005年开始，将三维硅导孔(3 Dimensional Through Silicon Via; 3D TSV)之金属导线互连技术，列入首要挑战性技术之重要排名榜上。由于电子产品之日新月异，强调多功能、体积小、及重量轻等诉求，促使半导体晶片之功能不断增加，相对应地I/O点数目也快速增加，同时晶片尺寸不断在缩小，以进而提供更佳之性能表现。尤其要将不同性能之组件，如被动元件(Passive)、微电子机械系统(MEMS)进行异类组合，此外，因操作频率(Operation Frequency)增加，导线互连长度(Interconnection Distance)缩短，以及增加新的数位类比(New Digital / Analog)功能(例如：RF)，所以封装技术必须持续发展创新以降低成本，满足未来量产需求。而消耗性电子市场不断扩张，则是驱动半导体技术持续进步之主要动力。最新封装技术，包括：(1).晶圆级封装(Wafer Level package; WLP)：在晶圆上整合各种功能，作晶圆对晶圆之接合或晶片对晶圆之接合; (2).系统级封装(System in Package; SiP)和系统级晶圆(System on Wafer; SOW); (3).三维集成电路(3D ICs):在IC前段作晶片堆叠。
然而，在此必须强调一件事，晶圆级封装(WLP)与三维技术(3D Technology)是两种截然不同之技术，绝不可相混淆。有许多三维工艺技术被应用于晶圆级封装，但不可归类于晶圆级封装。真正的电子封装趋势，是由二维结构(2D Configuration)进展到三维工艺技术(3D Process Technology)，然后发展到三维集成电路，以减少封装尺寸及增加硅的效率(即所有硅的面积与基材面积之比值)，并且以更短的导线作电性连接。 三、系统级封装(System in Package; SiP)之定义
系统级封装可以整合不同功能之晶片(Heterogeneous Chips)，晶片与晶片之间，可作上下堆叠或并列结合。ITRS-TWG对SiP所作的定义为：针对超过一种以上之不同功能的主动电子组件，可以选择性地与被动组件，或者其它组件(例如：微电子机械系统或光学组件)作整合，以构成单一的标准封装体，与系统或次系统相结合，进而提供多重功能(Multiple Functions)。 SiP一般包括：类比和数字电路，以及非电子组件。SiP具有许多解决方案，它可以使用各种不同的基板，以及不同的导线连接技术，可使用整合或分离式的被动组件，在尺寸及性能上可作各种非限定之变异。SiP可以整合被动组件及其它不同的组件技术，可将数字及类比、CMOS与Bipolar或基频(Base Band)与RF等不同的IC组件整合于一个封装体上。其长远目标是将无线(Wireless)、光学(Optical)，流体(Fluid)和生物元素(Bio Element)等作整合，并且具有界面电磁波隔绝保护和热的管理等功能。
SiP最新整合技术，可以将感测组件(Sensor Device)、讯号及数据处理器(Signal & Data Processors)、无线及光学沟通技术(Wireless & Optical Communication Technologies)、功率转换及储存组件(Power Conversion & Storage Devices)等整合在单一封装体上。目前SiP有许多种分类，其中3D堆叠是属于SiP中之一项技术。
四、发展三维整合技术(3D Integration Technology)之驱动力
促使三维整合技术发展的首要驱动力，主要是尺寸的缩小，也就是使封装体尽量缩小到最小体积。然而，使用并列封装(Side by Side)、封装体与封装体之间的堆叠(Stacked Packages)和晶片堆叠(Stacked Die)等方案，其导线连接长度仍然太长。因导线连接长度太长，则会导致讯号传输速度变慢，以及增加电力消耗。所以三维整合技术是解决上述问题之最佳方案。现今市场上之手持式电子产品，例如：手机、数字摄像机、Notebook、PDA及卫星导航等电子产品，皆为三维整合技术发展的最大诱因。目前有许多种基于堆叠方法的三维封装技术，包括：在晶片上进行3-D整合，即在一个晶片上淀积各种功能性薄膜层；晶片到晶片或封装体到封装体之3-D堆叠技术(package-on-package [POP] 或 package-in-package [PIP]); 以及 IC三维整合，其中使用硅导孔(Through Silicon Via; TSV)作晶片到晶片之互连技术，在所有三维封装(3-D Packaging)技术中，TSV技术可以提供最短和最直接的垂直连接。
五、发展硅导孔(Through Silicon Via; TSV)之3D IC方案的四大因素：
图一. 发展TSV 3D IC方案的四大因素
● 形状因素(Form Factor):可减少封装体尺寸和重量，增加封装密度，使单位体积内容纳最多组件。在消费性电子走向轻薄短小的趋势下，各种电子组件，在单位面积与体积下，不断增加IC功能与内存容量，在水平方向的封装已经无法再扩张时，垂直方向的封装密度增加，将为未来发展趋势。
● 提高电性(Increased Electrical Performance)：使用垂直互连技术，可以取代二维互连技术，以缩短组件之线路连接距离，进而降低寄生电容(Parasitic Capacitance)和耗电量(Power Consumption)。
●异质组件之整合(Heterogeneous Devices Integration)：将不同性质之组件技术(RF、Memory、Logic、Sensors、Imagers)整合在一个封装体上；因此TSV之3D IC方案在性能、功能和尺寸上，可提供极大之优势。
●成本(Cost Driven)：根据ITRS /Moore Law所公布，在技术与设备成熟条件下，未来采用3D整合技术会比2D设计准则，将更具成本效益。比起Wire bonding在组件周围绕线，TSV的方法在同样的性能表现下，最多能节省30%的硅基板用量。 六、TSV技术被公认具有的三大潜在优势：
● 连接长度可缩短至与薄晶圆厚度相同，可将逻辑区块(Logic Blocks)作垂直堆叠，以取代水平分布式之导线互连方式，所以可大大降低逻辑区块间导线互连(Block-to-Block Interconnects)之平均导线长度。
● 可达高密度、高深宽比之封装连接，能够整合复杂、多晶片系统在硅晶圆上，可作多次物理性封装，其封装密度比目前先进多晶片模块更佳。
● 可避免共平面式长导线互连所产生之RC延迟，采用立体方式来缩短逻辑区块间电性互连之长度。
截至目前为止以及不久的将来，集成电路封装的发展趋势，首先会将2-D结构提升至3-D堆叠结构（引线、焊球和微导孔）；进而应用TSV技术作三维集成电路之导线接合。打线接合(Wire Bond)受到封装密度和性能的限制，而覆晶技术(Flip Chip)无法广泛应用于晶片堆叠。因此为实现封装的小型化和提升性能，将无可避免地会应用到TSV技术。3D- IC的主要目标市场，则包括：快闪记忆体(Flash Memory)、影像传感器(Image Sensor)、RF，以及内存与逻辑组件的异质整合。尤其快闪记忆体和影像传感器，将会是最快使用TSV技术之产品。 七、TSV制作3D晶片堆叠的关键技术：
图二. TSV的典型制作流程
TSV的典型制作流程如图二所示，
图三为TSV的关键技术示意图。
(1).导孔的蚀刻(Via Etch)：可以使用雷射钻孔(Laser Drill)或深反应性离子蚀刻(Deep Reactive Ion Etching; DRIE):工艺上强调导孔轮廓尺寸之一致性，以及导孔不能有残渣存在，而且导孔的形成必须能达到相当的高速度需求。导孔(Via)的规格则根据应用领域的不同而定，其直径范围为5~100μm，深度范围为10~100μm，导孔密度为102到105 Vias / Chip。 其中，TSV导孔的蚀刻，一般采用的Bosch蚀刻工艺，会快速转换SF6电浆蚀刻与沉积聚合物气体(例如：C4F8)两道交换步骤。因为在聚合物沉积与低RF Bias电压条件，其蚀刻对于光阻之选择比较高，在一些情况下选择比可高达100:1[3]。
(2.)导孔的填充(Via Fill)：绝缘层(Insulation Layer)、阻挡层(Barrier Layer)和晶种层(Seed Layer)的淀积，铜的电镀填充(Copper Electroplating)、CMP去除多于电镀铜和重新分布引线（Redistribution Layer）电镀，金属层蚀刻与凸块制作。其中，填充材料可分为多晶硅、铜、钨和高分子导体等材料；而填充技术可使用电镀、化学气相沉积、高分子涂布等方法[5]。
图四为TSV微导孔的结构图。
(3.) 导孔的工艺顺序(Via Process Flow Sequence)：导孔的工艺顺序可分为，先导孔（Via First）或后导孔（Via Last）两种技术。
先导孔（Via First）：在晶圆制造CMOS或BEOL步骤之前完成硅导孔通常被称作Via-first。此时，TSV的制作可以在Fab厂前端金属互连之前进行，实现core-to-core的连接。 该方案目前在微处理器等高性能器件领域研究较多，主要作为SoC的替代方案。Via First也可以在CMOS完成之后再进行TSV的制作，然后完成组件制造和后端的封装。Via First 之直径范围1-10μm，深度范围10-60μm。
后导孔（Via Last）：指的是将TSV放在封装生产阶段进行，该方案的明显优势是可以不改变现有集成电路之流程和设计。目前有部分厂商已开始在Flash和DRAM领域采用Via Last技术,即在晶片的周边进行导孔，然后进行晶片或晶圆的堆叠。Via Last之直径范围20-50 μm，深度范围50-400 μm。[3, 4]
(4.)超薄晶圆的处理(Ultra-thin Wafer Handling)：为了使封装厚度降低，必须将晶圆进行研磨，当晶圆厚度薄到只有15~50μm时，如何选用合适之晶圆载具(Carrier Wafer)，以及完成封装后如何将晶圆与载具分离。并且要考虑如何减低晶圆研磨后之应力，以避免晶圆受损及克服晶圆研磨后之表面结晶缺陷(Surface Crystal Defects)是否会对于其机械强度造成负面之影响。
(5.)晶圆/晶片堆叠、接合与切片技术：堆叠形式(Stacking Method)有晶圆到晶圆(W2W)、晶片到晶圆(C2W)或晶片到晶片(C2C)。结合方式(Bonding Method)有直接Cu-Cu结合、粘接、直接熔合、焊接和混合等。针对C2W结合，对准之精确度要达到 ± 1μm。 (6.)热的管理(Thermal Management):当高效能IC电路的功率密度达到甚或超越100W/cm2的传统冷却极限时，热管理就变成了一个非常重要的课题。例如将微处理器整合在一个3D封装体上，会加重散热问题。从国际半导体技术蓝图ITRS的计划指出，高效能处理器的最高电力不断的在提高，但另一方面，可允许的接合温度却是愈来愈低。堆叠晶片可以有效的增加每单位面积的功率发散效能，而低介电系数的金属层间介电质(IMD)是属于不良的热传导物，所以散热问题，将是3D堆叠技术进入市场非常重要的考虑因素。
(7.)检查评估技术：针对20μm间距之微小导孔的电极测试技术，如何建立微小区域之检验及技术设备等。