3D-IC TSV堆叠技术之发展趋势(2)

2019-04-05 18:19

(8.)可供共同设计及摸拟之工具。 (9.)无凸块式之导线互连结构。

这些相关技术对于封装产业来说都是相当新奇,而且要冒很大的风险以进行巨额投资,这就是目前3D晶片为何仍处于研发阶段的原因。然而,这些技术中有许多是引用微电子机械系统所发展出来之技术,目前则广泛应用于3D技术整合上。未来二年将是使用此项技术之关键期,文献中[1,2]已经分析未来手持式电子产品、无线电子和计算应用产品等项目,将会是发展3D IC整合技术之强大的市场驱动力。其中,内存堆叠(例如:NAND、Flash、DRAMs等)、内存在逻辑组件上作堆叠、FPGAs、MEMS、CMOS影像传感器、功率放大器和RF整合被动组件,这些将是第一批大量应用3D IC之市场主力产品。依照所有应用产品来考虑,

图五为根据Yole Development之研究数据预测,在2012年以后,应用3D IC制作之晶圆数量会达到一千万个单位[1]。 八、本文结论

虽然TSV堆叠技术在目前仍有许多挑战存在,但是韩国的三星电子和IBM已先后公布其最新发展技术,进而加速此项技术在市场上之应用。在2006年4月,三星电子公布其使用晶圆级堆叠封装(Wafer Level Stack Packaging;WSP)方法,来堆叠高密度之内存晶片,其采用雷射穿孔技术来制作TSV之导孔。

如图六所示:为堆叠8个NAND Flash Memory之照片,总厚度为560μm,内存容量可高达16Gb;

此外,在2007年4月IBM也宣布将TSV技术导入晶片制作之工艺中,可将数据传输距离(Data Travel Distance)缩短1,000倍,而且比2D晶片多出100倍的通道(Pathway)。 使用3D IC技术会大大影响一般标准半导体之工艺,IC之前段与后段之分界会更加模糊,

然而无论如何我们所处理的终究还是晶圆,如何将技术发展成熟,进而降低生产成本,则是未来大家持续努力之目标。

作者:

许明哲 (David Hsu):弘塑科技公司(Grand Plastic Technology Corporation; GPTC ) 专案经理,毕业于成功大学材料所。

詹印丰(Jesse Chan):弘塑科技公司总经理,从台湾工业技术学院电子系获得学士学位,并在美国密苏里州立大学哥伦比亚校区获得MSEE。

李景贤(Daniel Lee):弘懋光电科技(上海)有限公司总经理,半导体设备与材料之市场营销规划多年经验。

参考文献:

1. Dr. Eric Mounier, Yole Development, Lyon, France, Global SMT & Packaging July 2007.

2. Bioh Kim, Semitool, Kalispell, Mont, Semiconductor International, February 2007.

3. M. Puech, JM Thevenoud, JM Gruffat, N. Arnal, P. Godinat, Alcatel Micro Maching Systems, Anecy, France, Fabrication of 3D packaging TSV using DRIE, 2007.

4. Steve Lassig, Lam research, Solid State Technology, December 2007. 5. Process integration for through-silicon vias S. Spiesshoefer, Z. Rahman, G. Vangara, S. Polamreddy, S. Burkett, and L. Schaper Journal of Vacuμm Science & Technology A: Vacuμm, Surfaces, and Films -- July 2005 -- Volμme 23, Issue 4, pp. 824-829.

6. J.-Q. Lu, Y. Kwon, J.J. McMahon, A. Jindal, B. Altemus, D. Cheng, E. Eisenbraun, T.S. Cale, and R.J. Gutmann, in Proceedings of 20th International VLSI Multilevel Interconnection Conference, T. Wade, Editor, pp. 227-236, IMIC (2003). 7. Ramm, P. et al., “3D System integration Technologies,” Materials Research Society Symposiμm Proceedings, San Francisco, CA, 2003, pp. 3-14. 8. Klμmpp, A. et al., “Chip-to-Wafer Stacking Technology for 3D System Integration,” Proceedings of the 53rd Electronic Components and Technology Conference, New Orleans, LA, 2003, pp. 1080-1083.

9. Khan, N. et al., “Development of 3D Stacked Package Using Silicon Interposer for High Power Application,” Proceedings of the 56th Electronic Components and Technology Conference, San Diego, CA, 2006, pp. 756-760. 10. Kunio, T. et al., “Three-dimensional Shared Memory Fabricated Using Wafer Stacking Technology, ” IEDM Technical Digest, 2000, pp. 165-168.

11. S. Spiesshoefer and L. Schaper, ??IC Stacking Technology Using Fine Pitch Nanoscale Through Silicon Vias, ??Proceedings of the 53rd ECTC, 2003, p. 631. 12. Takahashi, K. et al., “Process Integration of 3D Chip Stack with Vertical Interconnection,” Proceedings of the 54th Electronic Components and Technology Conference, Las Vegas, NV, 2004, pp. 601-609.


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