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或多通道A/D转换，将采集到的数据存储在一片FIFO芯片中；当FIFO中存储的数据半满时，对DSP产生一个中断信号，DSP收到此中断信号后，取出FIFO中的部分数据，进行前端数字信号处理，将处理完毕的数据通过USB总线传给上位机；上位机实现各种图形界面操作和后端信号处理，对所采集的信号进行分析。系统可对输入的多路模拟信号进行同步采样，这就使得采集到的数据不仅含有模拟信号的幅度特性，同时还保持不同模拟信号之间的相位差异；采样频率可以预置，以适应不同速率的采样要求。
系统硬件包括信号调理模块、A/D转换模块、DSP处理器模块、CPLD逻辑控制模块以及USB通信模块。
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5.高速数据采集系统的方案分析比较
设计一个高速数据采集系统应满足以下两个基本性能要求：一是高速性，现在高速数据采集通常要求达到几十甚至几百 MSPS的采样速度，因此需要采用高速 ADC技术和高速缓存技术来保证采样和数据传输的高速性；二是大容量，高速数据采集必然带来巨大的数据流量，一个4通道20MH 采样率16位精度数据采集系统采样 0.1s 将产生 16M的数据量，所以需要采用海量缓存来解决采样数据的存储问题。
为此，针对上述提出的方案，在此做出简单的分析与比较如下：
（1）单片机控制的高速数据采集系统是一种由8751单片机控制的高速数据
采集系统。该系统的数据采集与存储完全靠硬件实现,其数据采样频率只取决于所选用的A/D转换器, 而不受8751单片机速度的影响,因而可实现高速数据采集。本设计方案使用的MCU为普通的51单片机，其他芯片都是些普通的逻辑芯片，所以方案易于实现，性价比较高。但是由于51单片机的速度有限，与PC的数据传输的方式是通过RS232接口，其速度相当有限，而采集的速度可能达到200M，这可能导致其未上传完数据，又被新的数据覆盖。当然可通过增大缓冲区域的大小，来防止其被覆盖，但是增大高速缓存区的存储量也将增大成本。
（2）基于MCU+FPGA组合的高速数据采集系统中采用的C8051F120单片机，其外部时钟为22.114800Mhz，指令执行周期不需要经过12分频，这个速度解决了方案一中51单片机速度不足的缺点，使得该系统具备及时上传采集的数据到上位机。方案中多路AD采集数据，降低AD转换速率的要求，降低成本，且采用FPGA来控制数据的采集及存储。该方案实现的性能可靠，采集数据速度远远优于方案一，但是FPGA的制作成本较高，整个系统的实现成本很高。
（3）基于DSP和ADS8364的高速数据采集处理系统中该系统主要由信号调理模块、A/D转换模块、DSP处理器模块、CPLD逻辑控制模块和USB2.0通信模块组成。它能够在板卡上实现信号的采集及前端处理，并能通过USB总线与上位机通信，实现数据的存储、后端处理及显示。采用CPLD控制ADS8364完成数据的A/D转换，转换后的数据预先存储到FIFO中，再经DSP进行前端的数字信号处理后，通过USB总线传给上位机，并在上位机上进行存储、显示和分析等。该
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系统完全可以满足信号采集处理对高精度及实时性的要求。该方案采用的较新的CPLD技术，使得AD芯片的精确时钟控制问题得到解决，且综合了方案二中分时对A/D数据进行采集，降低了AD方面的成本，同时方案中DSP处理器具有高速数据处理的能力，其通过USB接口同上位机进行联系，如今的USB2.0以达到480Mbps，这将满足其将FIFO中的数据及时传递到上位机中，解决了方案一中，缓冲区数据可能被覆盖的问题。
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6.设计系统
6.1设计思想
图7 软件系统框图
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6.2硬件电路
图8 硬件电路图
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