……… …… … … … … … … … … … 线 : …业……级专…年… … … … … … … … …: 别…系… )封 题 … 答 … … 不 … 内 … 线 … 封 … 密 … (… … …: 号…学… … … … … … 密 … …名: …姓…………………………………… 东莞职业技术学院试卷（A卷）
2010 --2011学 年第二学期
《EDA技术》试卷
适应班级： 2009级电子信息工程1－6班、2010级应用电子2年1－2班 考试形式：闭卷 考试时间：120分钟 允许带 入场
题序 一 二 三 四 五 六 七 八 总 分 得分 评卷人 一、选择题（共30分 每空2分 ） 得分 1. EDA的中文含义：（ ） A 电力设备自动化 B 电子驱动自动化 C 电子设计自动化
D 电子设计应用
2. 请选择合适的项构成下列EDA技术开发流程：
A → （ ） → （ ） → （ ） → D → （ ） A 原理图/HDL文本输入 B 适配 C 时序仿真
D 编程下载 E 硬件测试 F 综合 3. 下列标识符中，（ ）是不合法的标识符。
A cnt10
B sel
C 2to1
D mul
4. 在一个VHDL设计中data是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是正确的。（ ） A data <=‘00001111’; B data := b“0000_1111”; C data <= B“21”;
D data := X“AB”;
5. 信号的赋值符号为（ ），变量的赋值符号为（ ） A <=
B =>
C :=
D =
《 EDA技术 》试卷 第1页 共8页
_____________ ________ ……………………………… 6. 下述VHDL代码的综合结果会有几个触发器或锁存器（? ） A 1
B 2
C 3
D 4
ARCHITECTURE rtl OF ex IS
SIGNAL a, b，c, d, e: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN
PROCESS (c, d, e, en) BEGIN
IF en ='1' THEN a <= c; b <= d; ELSE a <= e; END IF; END PROCESS; END rtl;
7. 在VHDL语言中，下列对时钟边沿检测描述，错误的是（ ）。 A IF clk?EVENT AND clk =?1? THEN B IF FALLING_EDGE(clk) THEN
C IF clk?STABLE AND NOT clk =?1? THEN D IF clk?EVENT AND clk =?0? THEN
8. 从状态机的信号输出方式上分,有Moore型和Mealy型两类状态机。从输出时序上看，前者属于（ ）状态机，而后者属于（ ）输出状态机。 A 同步
B 异步
C 组合
D 时序
9. Altera Cyclone系列中的EP1C6Q240C8这个器件是属于（ ） A ROM
B FPGA
C CPLD
D GAL
10. 下列语句中要求把A向B赋值，哪个时序仿真图反映了固有延时。（ ） A
B
C D
《 EDA技术 》试卷 第2页 共8页
二、VHDL程序改错（共 10 分 每空 2 分） 得分 以下十进制计数器的VHDL代码存在错误，请对标注的语句进行修改，并把修改后的语句填写在改错横线上。
十进制计数器的功能：按十进制计数进位规律进行计数的计数器。当复位信号rst为高电平，器件清零。当时钟clk的上升沿发生，该计数器实现加一。
1 LIBRARY ieee; 2 USE ieee.std_logic_1164.all; 3 ENTITY counter IS 4 PORT(clk: IN std_logic; 5 rst: IN std_logic; 6 digit: OUT integer range 0 to 9;); 7 END counter; 8 ARCHITECTURE one OF counter IS 9 BEGIN 10 PROCESS(rst,clk) 11 SIGNAL temp : integer range 0 to 10; 12 BEGIN 13 IF rst=1 THEN 14 temp<=0; 15 ELSEIF clk'EVENT AND clk='1' THEN 16 temp:=temp+1; 17 IF (temp=10) THEN temp:=0; 18 END IF; 19 END IF; 20 digit<=temp; 21 END PROCESS; 22 END ONE; 错误修改：
语句6 ： 语句11： 语句13： 语句14： 语句15：
《 EDA技术 》试卷 第3页 共8页
三、综合题（共 60 分）
得分 1. 画出与以下实体描述对应的原理图符号元件：(5分)
ENTITY buf3s IS
PORT ( input1: IN std_logic; input2: IN std_logic;
enable: IN std_logic; output: OUT std_logic);
END buf3s;
2. 阅读下列VHDL程序，画出相应RTL图：(10分)
LIBRARY ieee;
USE ieee.std_logic_1164.all; ENTITY ex4 IS
PORT ( cl : IN std_logic; clk0 : IN std_logic;
out1 : OUT std_logic); END ex4;
ARCHITECTURE rtl OF ex4 IS SIGNAL d,q: std_logic; BEGIN
d<= NOT (cl OR q); PROCESS (clk0) BEGIN
IF clk0'EVENT AND clk0='1' THEN q<=d;
END IF;
END PROCESS; out1<= NOT q; END rtl;
《 EDA技术 》试卷 第4页 共8页
……… … … … … … … … … … 线 …业:…专…级…年… … … … … … … … …: 别…系… )封 题 … 答 … … 不 … 内 … 线 … 封 … 密 … (… … …号: …学… … … … … … 密 … …名: …姓………………………………………3. 观察下列状态机的设计，画出相应状态转换图：(15分)
LIBRARY ieee;
USE ieee.std_logic_1164.all; ENTITY counter IS
PORT (rst, clk: IN std_logic;
count: OUT std_logic_vector(3 DOWNTO 0)); END COUNTER;
ARCHITECTURE one OF counter IS
TYPE state IS (zero, one, two, three, four, five, six, seven, eight, nine); SIGNAL current_state, nx_state: state;
BEGIN
PROCESS(clk, rst) BEGIN
IF (rst = '1?) THEN
current_state <= zero;
ELSIF (clk?EVENT AND clock=?1?) THEN current_state <= nx_state;
END IF; END PROCESS;
PROCESS ( current_state)
BEGIN
CASE current_state IS WHEN zero=>
count <= “0000”; nx_state<=one; WHEN one=>
count <= “0001”; nx_state<=two ......
WHEN nine=>
count<=“1001”; nx_state<=zero; END CASE;
END PROCESS;
END one;
《 EDA技术 》试卷 第5页 共8页
……………………………………