4. 图3-1所示的是4选1多路选择器，其功能如表3-1所示，用CASE语句完成此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC。(10分)
表3-1 4选1多路选择器的功能表
s1s0输出y00a01b10c11d 《 EDA技术 》试卷 图3-1 4选1多路选择器
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5. 图3-2所示的是7段显示译码器，其功能如表3-2所示，用
WHEN/ELSE语句完成此电路的VHDL程序。(10分)
《 EDA技术 》试卷 第7页 共8页
表3-2 7段显示译码器的功能表
输入输出a3a2a1a0yaybycyd00001111000101100010110100111111010001100101101101101011011111101000111110011111yeyfyg110000101001011011111000111011 a(3:0)encoderyaybycydyeyfyg
图3-2 7段显示译码器
6. 如图3-4所示为频率分频器，其功能为把时钟信号clk进行分
频，输出信号clk1为1/6的clk。其工作时序如图3-3所示，利用VHDL完成此电路设计。(10分)
clkclk1
图3-3 工作时序 《 EDA技术 》试卷 DVFclkclk1图3-4 频率分频器
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