圖13 結合阻抗
必需注意的是:
*結合阻抗Zm 很小時噪訊電流會增加，導致耐噪訊變弱，此時必需將附加阻抗直列加入結合阻抗 Zm。 *合阻抗Zm 很大同時與輸入阻抗Zi 的關係為Zi>Zm 時必需減少Zi (圖14)。
圖14 降低電路的阻抗
數位IC的空端子如果呈閒置(open)狀態放置會使電路的阻抗變高，導致電路極易 受到噪訊干擾與誤動作，因此空端子必需藉由電阻與電源連接。
多層板的信號線阻抗由於pattern導線係設於ground的表面，因此具有降低阻抗的 效果。
(4).長信號線與外部輸出(包含封裝之間的連接線)信號線作成「L型」Active
數位信號的Active狀態會因「L型」與「H型」的不同，造成noise margin產生差異，信號線變長部分可當作提高耐噪訊的「L型」Active；相較之下「H型」具有較高的靜態界限(margin)。不過對CMOS IC而言，不論是「L型」或是「H型」，兩者的noise margin幾乎沒有太大差異，除了「L型」對接地線噪訊問題非常有效之外，IC本身對「L型」或是「H型」並無明顯的不同。此外站立時間遲緩的信號在臨界值(threshold level)附近，如果有噪訊侵入或是與信號發生重疊時，會導致耐噪
訊性降低等困擾，此時必需採用Schmidt trigger型IC。
(5).電路設計不良(metastable)
設計電路時必需防止發生metastable，主要原因是確定flip prob的data時，設定時間(set up)與hold time的timing時間裕度不足造成輸出不穩現象。
(6).阻抗整合
在信號線上through hole部份與pattern方向急遽改變的部份，部分信號會在阻抗變化點將信號反射至信號源，造成部分信號電流反射成為電磁噪訊，因此從信號輸出端至受信端的設置阻抗非連續space，是設計電路時極重要的一環，也就是說如圖15所示的阻抗整合乃是不可閾缺的設計，尤其是高頻的場合信號並非用電壓傳送而是被視為電力傳送，因此如果無法滿足整合條件就會產生信號反射，進而因信號反射產生波形歪斜，諸如over shoot、under shoot、linking等錯誤信號。圖16是典型的終端電路，如果需要更高層次的終端效果時，就需將圖15的送信端與收信端作傳輸線路的特性阻抗整合。
圖15 阻抗整合
圖16 典型的終端電路阻抗整合
(7).De-coupling Condenser
一般De-coupling Condenser是對著switch元件並列設置，如圖6所示De-coupling Condenser在數位電路扮演下述重要的角色:
?De-coupling Condense可提供數位IC元件switch時的過渡電流，因此電容器的容量值必需選用可提供充分過渡電流，如
此才能減輕過渡電流流入電源與接地端的流量。 ?由於電源與接地端所構成的迴路面積很小，因此De-coupling Condense可減輕外部電磁噪訊的干擾。 使用低電感成份chip condenser作為IC端子最短配線時，以De-coupling Condense角度觀之可抑制IC部分的阻抗，同時能立即對應過渡電流的變化乃是設計上非常重要的關鍵。 【TOP】【關閉視窗】【回上一頁】【回首頁】