基于Verilog的FPGA的电子密码锁的设计 - 图文(4)

2019-04-13 22:47

always @(posedge clk0_div) begin if(digyi==3'd3) begin digyi<=0; end

//////////////yima//////////////选择哪一个数码管来显示 always @(digyi) begin

case(digyi) 3'b000: dig=8'b11111110;

3'b001: dig=8'b11111101; 3'b010: dig=8'b11111011; 3'b011: dig=8'b11110111; end else

begin digyi<=digyi+1; end

endcase

end

///////////////xuanshu////////////////////选择每一个数码管要显示的数为密码的高到低位 always @(digyi) begin case(digyi)

3'b000: seg0=password[15:12]; 3'b001: seg0=password[11:8];

3'b010: seg0=password[7:4]; 3'b011: seg0=password[3:0]; endcase

end

////////////seg yima///////////////////////对密码进行译码显示 always @(seg0) begin

case(seg0) 4'b0000 : seg=7'b0111111; //0

4'b0001 : seg=7'b0000110; //1 4'b0010 : seg=7'b1011011; //2 4'b0011 : seg=7'b1001111; //3 4'b0100 : seg=7'b1100110; //4 4'b0101 : seg=7'b1101101; //5 4'b0110 : seg=7'b1111101; //6 4'b0111 : seg=7'b0000111; //7 4'b1000 : seg=7'b1111111; //8

4'b1001 : seg=7'b1101111; //9

endcase end

endmodule


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