太原科技大学：名字起个什么
BEGIN
PROCESS( CLK )
VARIABLE REG8 : STD_LOGIC_VECTOR(15 DOWNTO 8); BEGIN
IF CLK'EVENT AND CLK = '1'
THEN REG8(8) := QB;
REG8(15 DOWNTO 9) :=REG8 (14 DOWNTO 8);
END IF;
END PROCESS;
END behav; （3）仿真时序图
3、串并移位寄存器 （1）模块
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SHFRTCLKQBDIN[15..8]inst5 （2）VHDL程序 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SHFRT1 IS
PORT (CLK,LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR( 7 DOWNTO 0);
QB : OUT STD_LOGIC );
END SHFRT1;
ARCHITECTURE behav OF SHFRT1 IS
BEGIN
PROCESS( CLK, LOAD)
VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN
IF CLK'EVENT AND CLK = '1' THEN
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IF LOAD='1' THEN REG8 :=DIN;
ELSE REG8(6 DOWNTO 0) :=REG8 (7 DOWNTO 1);
END IF;
END IF;
QB <=REG8(0);
END PROCESS;
END behav; （3）仿真时序图
4 、D触发器 （1）模块
inst4 D Q CLK DFF1 (2)VHDL程序 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
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ENTITY DFF1 IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC;
Q : OUT STD_LOGIC); END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS( CLK,D)
BEGIN
IF CLK='1'
THEN Q1<=D;
END IF;
END PROCESS;
Q<=Q1;
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END bhv; （3）仿真时序图
五、总体设计电路图
1、顶层电路原理图
2、仿真结果及其分析