DE2 实验练习解答—lab 1(Digital Logic)(DE2)(Quartus II)(4)

2019-04-14 16:37

142

143output [0:6]display; 144

145//Seven Segment Decoder for \146

147assign display[0] = c[2]|~c[0]; 148

149assign display[1] = c[2]|(c[0]&~c[1])|(c[1]&~c[2]&~c[0]); 150

151assign display[2] = c[2]|(c[0]&~c[1])|(~c[0]&c[1]&~c[2]); 152

153assign display[3] = c[2]|(~c[1]&~c[0]); 154

155assign display[4] = c[2]; 156

157assign display[5] = c[2]; 158

159assign display[6] = c[2]|c[1]; 160

161endmodule 162 163

注：3位8选1多路器的设计思想如同前面的3位5选1多路器的设计思想一致。在这部分，我预选设置SW的值如表2。 SW SW14-12 SW11-9 SW8-6 SW5-3 SW2-0 预设值 000 001 010 011 100 数码管显示 H E L O blank Conclusion

整体来看，Altera的实验设计很花心思。在实验1，主要要求用基本的布尔逻辑实现。不允许用高级的RTL描述，考查门级电路实现（心中有电路图，描述就不难。J）。完成整个实验非常有趣，积累基本经验，并且回顾和更好的理解底层的数字逻辑设计。