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图3.4 乐曲自动演奏模块的仿真
音调发生模块由VHDL实现后，其仿真图如图3.6所示。
图3.6 音调发生模块仿真图
数控分频模块由VHDL程序实现后，其仿真图如图3.8所示。
图3.8 数控分频模块仿真图
最后进一步利用VHDL完成对整个系统的顶层设计，其仿真图如3.9所示：
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图3.9 简易电子琴整个系统的仿真图
5 结束语
通过两个多周的紧张工作，终于完成了简易电子琴的设计，这个课程设计使我受益匪浅，他使我了解了硬件设计的整个流程，并且加深了我对计算机组成原理这门的课内容的理解，通过这个课程设计，不仅使我了解了组成原理的脊髓，而且使我对VHDL语言从陌生到初步理解，扩充的我的知识面。
这个课程设计也培养了我们的耐心和毅力，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，由于这个课程设计也使我积累了一些经验，相信这些经验在我以后的学习工作中会有很大的作用。此课程设计也使我了解了VHDL设计的方便灵活性，这是我们跨入计算机硬件行业很好的一次锻炼。
在课程设计的整个过程中，得到了肖晓丽老师的大力支持，在此感谢肖老师的精心指点。
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致谢
此课程设计从构思到最后完成的这两个周内，周围的很多同学和朋友给予了我善意的帮助，还有肖晓丽老师对我的不厌其烦的指导，使我对此类课程设计的设计流程以及脊髓有了很深的了解，通过你们的帮助，我把从计算机组成原理这门课上学到的理论第一次用到了实际设计上。在此，我深深的表示感谢，没有你们，我无法完成此课程设计。
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参考文献
[1] 曹昕燕,周凤臣.EDA技术实验与课程设计.北京:清华大学出版社,2006 [2] 张亦华,延明. 数字电路EDA入门.北京:北京邮电大学出版社,2003 [3］王爱英.计算机组成与结构.北京:清华大学出版社,2007
[4] 杨刚,龙海燕.现代电子技术——VHDL与数字系统设计.北京:电子工业出版社,2004
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附录
1. 乐曲自动演奏模块的源程序如下所示：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY AUTO IS
PORT ( CLK: INSTD_LOGIC;--系统时钟控制信号 AUTO: INSTD_LOGIC; CLK2: BUFFER STD_LOGIC;
INDEX2: INSTD_LOGIC)VECTOR( 7 DOWNTO 0 ); INDEX0: OUTSTD_LOGIC_VECTOR( 7 DOWNTO 0 )); END AUTO;
ARCHITECTURE BEHAVIORAL OF AUTO IS SIGNAL COUTTO:INTEGER RANGE 0 TO 31; BEGIN
PULSEO:PROCESS(CLK,AUTO)
VARIABLE COUNT:INTEGER RANGE 0 T0 8; BEGIN
IF AUTO = '1' THEN COUNT: = 0;CLK2 <='0';
ESLE(CLK'EVENT AND CLD = '1')THEN COUTN:=COUTN+1; IF COUTN = 4 THEN CLK2<='1';
ELSIF COUNT =8 THEN CLK2<='0';COUNT:=0; END IF; END IF;
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