在电路设计中，大部分晶体管都很细长。细长的管子不仅寄生电阻和寄生电容大，同时会增加版图布局布线的难度，通常将晶体管等效拆分以减小寄生效应，同时使版图布局更紧凑。拆分后的管子源极或者漏极重叠在一起，合并共用的源漏区以使版图布局更紧凑，进一步减小芯片面积。本设计中输出使用的PMOS大尺寸管子如图3.12所示:
图3.12 输出的大管PMOS
2 . NPN晶体管
一般在设计晶体管时，根据管子的最大工作电流ICM决定发射区的有效长度，根据管子饱和压降要求和集电极最大工作电流，计算集电极最大允许串联电阻，根据特征频率要求结合基本工艺参数选取晶体管图形，估算出集电极串联电阻值。隔离岛的尺寸根据横向扩散及隔离槽与集电极扩散区的距离选取。本设计中使用的NPN管如图3.12所示;
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图3.12 NPN晶体管版图
3. 电容版图
集成电路中所有的电容都是平行板电容器，它由形成电极的两块导电平板和一层形成电介质的绝缘材料构成，电极位于电介质的两侧。结电容和MOS电容都使用扩散区作为它们的下极板，在BiCMOS工艺中包含多层多晶硅，所以多晶硅—多晶硅电容不需要额外的掩膜步骤。多晶硅—多晶硅电容通常制作在场氧化层上。电容结构下方不能有氧化层台阶，因为氧化层台阶引发电容下极板的表面不规则。这些不规则会使介质层出现局部减弱现象，还会造成电场集中，影响电容的完整性。本此设计中电容就采用多晶硅—多晶硅电容。
电容中，外围变化是失配的主要原因，周长面积越小获得的精度越高，适度宽长比的矩形可以构造中度匹配电容，高精度匹配的电容必须使用正方形。本设计中电容采用正方形电容以减小失配。电容随机失配与电容面积的平方根成反比。超过最佳电容尺寸时，梯度效应会使变化加剧，因此将电容划分成多个单位电容。设计中匹配电容按一定宽长比的矩形阵列摆放以减小失配。同时在连接时电路的高阻节
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点连接在电容的上极板以减小寄生电容和衬底噪声。本设计中使用的电容如图3.13所示：
图3.13 单位电容版图
4. 电阻
集成电阻通常由扩散或者淀积层形成，可以用厚度一定的薄膜作为模型。均匀掺杂的材料中，R=Rs(L/W)。其中Rs=ρ/t,称为方块电阻。L、W分别为薄膜长度和宽度。因此，电阻值通常由其宽长比决定。电阻的版图包括矩形电阻材料和接触孔。
多数工艺根据不同应用提供多种类型的电阻，主要有基区电阻、发射区电阻、基区埋层电阻、 高值薄层电阻、外延埋层电阻、金属电阻、多晶硅电阻、NSD和PSD电阻 、电容电阻、N阱电阻和薄膜电阻。本设计中使用电容电阻和多晶硅电阻。其中电容电阻的匹配性能好，而多晶硅电阻具有负的温度系数，为得到与温度无关的基准电压，在输出部分使用多晶硅电阻，是其负的温度系数与电流正的温度系数抵消从而得到与温度无关的基准电压。
工艺偏差会使不同宽度的电阻产生系统失配。若电路中必须有一个电阻要比另一个宽，应使用多段电阻并联实现宽电阻。随机失配与电阻面积的平方根成反比。
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两个阻值不相等的电阻，小电阻是主要的失配来源。两匹配电阻阻值相差很大时，应使用多段电阻并联实现小电阻。角和端部效应的存在使不同图形的电阻无法实现精确匹配。具有相同宽度和不同长度或形状的电阻很容易产生±1%或更大的失配。因此，电阻应该使用相同的图形。匹配电阻要临近排放。本设计中使用两种多晶硅电阻，图3.14所示多晶硅电阻具有负的温度系数，而图3.15所示电阻精度高。
图3.14 多晶硅电阻
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图3.15 多晶硅电阻
5. 总图设计
进行总图设计时首先要考虑布局布线，布局就是把模块安置在芯片的适当位置，为版图设计提供草图，合理安排组成集成电路的各个功能块，有效利用芯片面积。相同的管子尽可能的放在一起。布线是将布局安排好的各单元及相应输入输出单元根据电路连接关系，在满足各个要求的条件下，在尽量小的区域内用互联线完成所有指定的互连。布线要有一定的宽度，同一层布线不能交叉，导线之间的距离要大于一定值，不同层的布线网络要通过通孔连接，通孔要有一定的大小，在面积允许的情况下，通孔的数量要尽可能多。长距离的布线会引起寄生电容和寄生电阻，因此要尽可能缩短布线的长度。为防止连线之间引起串扰，走线时相互之间的距离不能离得太近。
电源线和地线是整个芯片的全局引线，为减少电位变化，电源线和地线要尽可能的布置在同一金属层上。电源线和地线要流过整个芯片的电容，因此在设计电源线和地线时，布线线条要足够宽以避免金属线上电流密度过高发热造成的断线。 为防止栓锁效应对电路产生破坏作用，在电路内部采用保护环结构。所有管子均由保护环相隔离，走线时应避免金属线从管子上走过。设计的版图中还应加入
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