1992年美国DEC公司推出的ALPHA21064处理器中，率先采用了单周期延迟的算术逻辑单元。该部件为64位结构，采用0.75um的COMS工艺实现，用于时钟频率为200MHz的处理器。
香港中文大学电子工程系曾研究出16位流水线结构的算术逻辑部件，该部件采用一种新颖的异步流水线技术。采用0.6um的CMOS工艺制造，可应用在370MHz的处理器中。
1993年日本日立公司研究采用双传输管逻辑实现32位算术逻辑单元，采用0.25um的COMS工艺，2.5V电压。该部件延时为1.5ns。
2001年Intel公司研制的算术逻辑单元部件，在0.18um的CMOS工艺下延迟紧为482ps。由于采用了先进的结构和绝缘体硅技术，使得性能有很大的提升的同时又降低功耗。
2004年，Renesas公司和IBM公司研究出一种双阱双电压的64位算术逻辑单元，由于采用双阱双电压的技术，延迟和功耗大大降低。该部件可达到1.16GHz的频率。
2005年，Intel公司推出的Pentium和Xeon处理器的算术逻辑单元，采用90nm工艺，在进行64位运算时频率可达4GHz。同时，它还可以进行32位运算，频率可到7GHz。由于采用先进的90nm工艺，双电源电压技术，独特的逻辑和电路结构等，该部件达到了非常高的性能。
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第2章： 系统设计
2.1硬件设计：运算器由两片74LS181构成8位字长的ALU单元。2片74LS374作为2个数据锁存器（DR1、DR2），8芯插座ALU-IN作为数据输入端，可通过短8芯扁平电缆把数据输入端连接到数据总线上。运算器的数据输入端由一片74LS244来控制，8芯插座ALU-OUT作为数据输出端，可通过短8芯扁平电缆把数据输出端连接到数据总线上。
ALU单元的控制原理：数据输入锁存器的DR1的EDR1为低电平，并且D1CK有上升沿时，把来自数据 总线的数据打入锁存器DR1。同样使EDR2为低电平、D2CK有上升沿时把数据总线上的数据打入数据锁存器DR2。. 算术逻辑单元的核心是由两片74LS181组成，它可以进行两个8位二进制数的算术逻辑运算。74 LS181的各种作方式可通过设置其控制信号来实现（S0、S1、S2、S3、M、CN）。当实验者正确设置了74LS181的各个控制信号，74LS181会运算数据锁存器DR1、DR2内的数据。由于DR1、DR2已经把数据锁存，只要74LS181的控制信号不变，那么74LS181输出数据不会发生改变。
输出缓冲器采用74LS244，当控制信号ALU-O为低电平时，74LS244导通，把74LS181的运算结果输出到数据总线；当ALU-O为高电平时，74LS181的输出为高阻。
表2-1控制信号说明：
信号名称 EDR1 EDR2 DR1CK DR2CK S0~S3 M CN CCK ALU-O
作用 选通DR1寄存器 选通DR2寄存器 DR1寄存器工作脉冲 DR2寄存器工作脉冲 74LS181工作方式选择 选择逻辑单元或算术运算 有无进位输入 进位寄存器的工作脉冲 74LS181计算结果输出至总线 有效电平 低电平有效 低电平有效 上升沿有效 上升沿有效 上升沿有效 低电平有效 6
图2-1 74LS374引脚图
图2-2 74LS244引脚图
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图2-3 74LS181应引脚图
表2-2 74LS181的逻辑
方式 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 M=1的逻辑运算 F=/A F=/(A+B) F=/AB F=0 F=/(AB) F=/B F=A⊕B F=A/B F=/A+B F=/(A⊕B) F=B F=AB M=0的算术运算 CN=1（无进位） F=A F=A+B F=A+/B F=减1 F=A加A/B F=(A+B)加A/B F=A减B减1 F=A/B减1 F=A加AB F=A加B F=(A+/B)加AB F=AB减1 8
S3 S2 S1 S0 逻辑运算 CN=0（有进位） F=A加1 F=(A+B)加1 F=(A+/B)加1 F=0 F=A加A/B加1 F=（A+B）加A/B加1 F=A减B F=A/B F=A加AB加1 F=A加B加1 F=(A+/B)加AB加1 F=AB
1100 1101 1110 1111 F=1 F=A+/B F=A+B F=A F=A加A F=(A+B)加A F=(A+/B)加A F=A减1 F=A加A加1 F=(A+B)加A加1 F=(A+/B)加A加1 F=A
2.2软件设计：
不带进位位加法运算程序 MOV DR1， 33H MOV DR2， 55H ADD DR1， DR2 MOV IDE, DR1
开始 将33H中的内容送DR1 将55H的内容送DR2 将DR2中的内容累加到DR1 将DR1的内容送到IDE显示 结束 图2-4逻辑图
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