2.5.2DS18B20的连接
2.5.3数码管显示电路
等组成。硬件原理图如图2.10
图2.11 DS18B20原理图
西安工业大学毕业设计（论文） 图2.10 FPGA测温最小系统原理图
利用开发板与DS18B20组成温度测量模块，原理图如图2.10所示。在设计温度传感器部分时，由于DS18B20进行精确转换时需要I/O引脚保持大电流供电，这样对FPGA芯片引脚造成很大压力，所以要使DS18B20的引脚接外部电源。该电路使用外部供电方式，外部电源供电方式工作可靠，稳定，抗干扰能力强，设计起来也是十分方便。
开发板上有8位共阳七段数码管。当位码驱动信号为低电平0时，对应的数码管才能操作；当段码驱动信号为低电平0时，对应的段码点亮。如图2.11
图2.12 数码管显示电路
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西安工业大学毕业设计（论文） 2.5.4电源电路
电源通过接口,通过功能板由低压差线性稳压器LMS1117-3.3和LM1117-ADJ转换成稳定的1.2V，为FPGA提供内部逻辑阵列电源、3.3V电压为FPGA提供IO电源和其它的芯片及电路的工作电源，并在核心板上加入滤波电容来增加系统稳定性。如图2.12所示
图2.13 FPGA电源电路
2.5.5时钟电路
该开发板采用50MHz有源贴片晶体为系统提供运行时钟。EP2C8Q208C8开发板为客户提供8个CLK 时钟使用，这些时钟都可以用作普通的输入引脚。电路原理如图2.13所示。
图2.14 时钟电路 图2.15 复位电路
2.5.6复位电路
用户可以通过编程实现复位功能,复位按键放置在功能板上左下角图，硬件原理如图2.14所示。
2.6 软件设计流程图
DS18B20采用一根I/O总线读写数据，有严格的读写时序要求，需要多次进行读写，设计采用状态机控制时序，FPGA控制DS18B20实现温度转换的程序流程如图2.15所示。
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西安工业大学毕业设计（论文） 开始 时钟分频 数码显示 计数器计数 16位数据 发送复位脉冲 发送Read Scratchpad 应答 发送Skip ROM 发送Skip ROM 应答 发送Convert T 等待温度转换 图2.16 软件设计流程图
发送复位脉冲
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3功能模块建立及仿真
3 功能模块建立及仿真
3.1 QuartusⅡ及VHDL语言
3.1.1QuartusⅡ介绍
QuartusⅡ是Altera公司提供的综合性PLD/FPGA开发软件，属于平台化设计工具。用户可以在QuartusⅡ中实现整个数字集成电路的FPGA设计流程。它在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境Max+plusⅡ的更新换代产品。支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusⅡ可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusⅡ支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus Ⅱ通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Max plusⅡ作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Max plusⅡ的更新支持，QuartusⅡ与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在QuartusⅡ中包含了许多诸如SignalTapⅡ、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Max plusⅡ友好的图形界面及简便的使用方法。
Altera QuartusⅡ作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。其功能十分强大，QuartusⅡ提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性
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3功能模块建立及仿真
能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTapⅡ逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。 3.1.2 Verilog HDL介绍
Verilog HDL（HDL:Hardware Discription Language）是一种硬件描述语言，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.
Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在
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