广州大学松田学院2009届本科生毕业设计
1.3频率计的设计要求
设计一个数字频率计。要求让被测信号与标准信号一起通过一个闸门，然后用计
数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后通过控制器再用显示译码器，把锁存的结果用LED数码显示管显示出来。该频率计共有五个单元模块即分频模块、控制模块、计数模块、锁存器模块和显示模块。该设计中主要针对于其中的计数模块、锁存器模块和显示模块三两个单元模块进行设计，并且与另一个设计中的分频模块、控制模块综合起来构成一个完整的频率计。
1、用VHDL（或者AHDL语言）对其进行编程，实现 闸门控制信号、计数电路、锁存电路、显示电路等。
2、被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。
3、整个系统设计方案通过QuartusⅡ软件仿真，力争做到硬件调试和软硬件综合测试。
1.4频率计的精度与误差要求
直接测频法可以测出单位时间内脉冲的个数即频率，但是对于较低频率的信号其检测误差会大大增大，例如1.9Hz的信号，在通过1秒的闸门时间内其0.9会被淹没。尽管如此，当测量频率较高时，这类误差可以忽略。但为了设计简便，因此本设计选用了这个容易实现的测频方法。
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第2章 EDA技术设计环境
EDA技术采用多种设计输入方式，内部有强大的库，在电子设计的各个阶段、各
个层次都可以通过计算机模拟仿真验证。为设计人员提供了优越的设计环境。
2.1VHDL简介
VHDL是VHSIC Hardware Description Language的缩写，其中VHSIC是Very High Speed Integrated Circuit 的缩写。VHDL的中文全名是：超高速集成电路硬件描述语言。VHDL是美国国防部在70年代末和80年代初提出的VHSIC（Very High Speed Integrated Circuit）计划的产物。VHDL于1987年由IEEE1076标准所确认，1993年IEEE1076升级为IEEE1164，1996年基于IEEE1076－1993的仿真和综合工具问世。1997年发布IEEE1076.1即同时能够描述数字和模拟电路的VHDL语言标准(VHDL-AMS，AMS -- Analog and Mixed Signal )。VHDL既可以被计算机阅读，又可以被人阅读，它支持硬件的设计、验证、综合和测试，并且支持硬件设计数据的交换、维护、修改和硬件的实现。VHDL因其强大的语言结构，多层次的描述功能，良好的移植性以及快速的ASIC转换能力，获得了广泛的应用。VHDL在描述数字系统时，可以使用前后一致的语意和语法，跨越多个描述层次和多个领域进行混合描述，VHDL已经成为不同计算机辅助设计工具的标准语言。
2.2CPLD设计流程
完整地了解利用EDA技术进行设计开发的流程有利于正确地选择和使用EDA软件,优化设计项目,提高设计效率。一个完整的、典型的EDA设计流程也是EDA工具软件本身的组成结构。其设计流程包括： 1.设计输入
状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘制出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。
波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA工具该黑盒电子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子电路的设计。
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原理图输入方法即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图编辑绘制完成后，原理图编辑器将对输入的图形文件进行排错，之后再将其编译成适用于逻辑综合的网表文件。
HDL文本输入方法就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序,进行编辑输入。 2.综合
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 3.适配
适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 4.时序仿真与功能仿真
仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。 5.编程下载
把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证（Hardware Debugging）。 6.硬件测试
最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一的测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。
2.3QuartusII介绍
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
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2.3.1 Quartus II的功能
1.支持的器件：支持 Altera 最新的器件系列以及大部分老器件系列。 2.设计输入：
QuartusII支持的设计输入方式主要有5种：图形输入、设计框图输入、AHDL、VHDL和Verilog HDL。 3.设计编译：
逻辑综合及自动适配；错误自动定位。 4.设计校验：
时序分析；功能仿真；时序仿真；波形分析/模拟器；生成一些标准文件为其他EDA工具使用。
5.器件编程（Programming）和配置(Cofiguration)。
2.3.2 QuartusII的设计过程
1.设计输入
用户使用QuartusII提供的图形编辑器和文本编辑器实现图形、HDL的输入，也可输入网表文件。 2.项目编译
完成对设计的处理。QuartusII提供了一个完全集成的编译器（Compiler）。它可直接完成从网表提取到最后编程文件的生成。在编译过程中生成的一系列标准文件可进行时序模拟，适配等。若在编译的某个环节出错，编译器会停止编译，并告诉错误的原因及位置。 3.项目校验
完成对设计的功能时序仿真、时序分析，判断输入输出间的延迟。 4.项目编程
将你的设计下载/配置到你所选择的器件中去。
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第3章 频率计的设计方案
3.1频率计的设计方法
基于以上EDA技术的优点，我们用EDA的设计方法来设计频率计，其原理框图如下：
图3-1频率计结构方框图
3.1.1信号说明
fin：输入待测频率信号；最高可测频率为9999kHZ；
（说明：计数器只能对方波信号进行计数。）
clk0：输入时钟信号； clk1：经分频后的时钟信号； clk2：经分频后的扫描信号； clr：清零信号； en：计数使能信号； load：输出锁存信号；
q6~q0：计数输出信号； d6~d0：锁存器输入信号；
led：显示输出，四个十进制数和小数点；
3.1.2主要结构：
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