广州大学松田学院2009届本科生毕业设计
仿真分析：
图4-12和图4-13是整个频率计的仿真波形图，分频器我是省略去的。我添加两个输入信号clk1和clk2作为分频器的输出。据书上记载,通常显示扫描频率可用50HZ,而每位选通显示的时间一般不低于1ms。所以clk2为20ms，clk1为基准时钟，我把它的时间设置为1s。然后随意添加一个130多ns的被测信号fsin进去。在图4-12中频率都很高，所以显示不清晰。我就局部放大了仿真图。xuan[0]~xuan[3]在不停的按顺序选择数码管。同时dot在选择相应的数码管时输出对应的小数点信号。dout则在对应的数码管的位置上显示数值。从仿真的结果上看，是正确的。
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第5章 频率计的硬件设计
5.1EPM240开发板介绍
本人使用的开发板实采用Altera公司maxII系列的EPM240芯片而设计的。帮助我们降低学习成本和快速进入可编程逻辑器件的设计开发领域。提供一个帮助我们快速学习可编程逻辑器件的硬件平台。开发板上使用JTAG接口对芯片进行编程，ByteBlaster下载线可以下载Altera公司的所有FPGA/CPLD芯片。
5.1.1EPM240T100C5芯片介绍：
选用Altera公司目前市场性价比较高的MAXII系列的CPLD。
Altera推出的MAX II器件系列是具有革命性的CPLD产品。MAX II系列和上一代MAX产品相比，成本降低了一半，功耗只有其1/10，同时保持MAX系列原有的瞬态启动、单芯片、非易失性和易用性。新的系列器件容量翻了两番，性能是上一代MAX CPLD的两倍多，使消费类、通信、工业和计算机产品的设计者能够采用MAX II系列器件代替昂贵和不够灵活的小型ASIC和ASSP。
EPM240是硬件电路的核心芯片，本次设计中的所有模块的VHDL程序都要下载到EPM240中进行调试。最后将输出信号送入数码管（如图5-1所示），引脚接显示电路部分，通过数码管显示出来。
图5-1 EPM240T100C5引脚图
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5.1.2有源晶体介绍
采用有源晶体频率为50MHZ给CPLD的P12提供时钟。如图5-2所示。
图5-2 有源晶体电路
5.1.3数码管介绍
4个动态数码管是共阳型。通过 PNP管驱动。I/O 口分配如下：LED1:P86 LED2:P87 LED3:P89 LED4:P91
A到H段码为：LEDA : P85 LEDB : P84 LEDC : P83 LEDD : P82 LEDE : P81 LEDF : P78 LEDG : P77 LEDH : P76 当LED1到LED8其中一个为低电平，LEDA到LEDDP为低电平时数码管亮。如图5-3所示。
图5-3 数码管与三极管
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5.1.4JTAG接口电路
数据线连接频率计板上的接口，程序就通过这个接口，最后输入到EPM240中。如图5-4所示。
图5-4 JTAG接口电路
5.1.5供电电路
EPM240以及其外围电路的供电就是靠这下面的供电电路提供5V的直流电压。有两种供电方式，USB供电和5V电源供电（con3）。如图5-5所示。
图5-5 供电电路
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5.2系统硬件连接图
图5-6 主要硬件连接
5.3PCB的设计
在做成实际的电路板之前，先应用PROTEL99 SE软件设计出PCB板。PCB板是由原理图设计出来的，先绘制出原理图如前面图5-6所示，然后由原理图生成相应的网络表，再装载网络表设计PCB板。设计出的PCB板如图5-7所示。
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