武汉理工大学《数字电子技术基础》课程设计
3.3各分键电路
设计要求有一分、二分、三分的加减，就需有提供相应的脉冲的电路，这里可考虑用三个十进制计数器74LS160来分别设计一分、二分、三分的电路。74LS160 是十进制加法计数器，具有异步清零、同步置数、保持状态不变等功能,具体功能表如下：
图3-3-1 74LS160引脚图
CP × ↑ × × ↑
图3-3-2 74LS160功能表
RD‵ 0 1 1 1 1 LD‵ × 0 1 1 1 EP × × 0 × 1 ET × × 1 0 1 工作状态 置零 预置数 保持 保持(但CO=0) 计数 11
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3.3.1一分键产生电路
图3-3-4 一分键产生路图
对于一分键路，图中函数信号发生器产生标准时钟脉冲接到74LS160的脉冲输入端，将置数端接无效电平即高电平，使芯片工作于计数状态，ODOCOBOA为输出端。每来一个脉冲，计数器按照四位二进制加法计数输出，当QDQCQBQA从0000变化为0001时QA通过一个7404非门反馈0信号到ENP，由于ENT始终接为高电平，当反馈信号到来时，ENT和ENP分别置于高电平和低电平，计数器在输出一个脉冲后即转为处于保持状态，此时输出为一个时钟脉冲。由于芯片的清零端通过key1与电源相连，断开时为清零，闭合时即为工作状态。Key1开关每闭合一次即产生一个脉冲信号。此电路构成了一分键产生电路。
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3.3.2二分键产生电路
图3-3-5二分键产生电路图
对于二分键路，图中函数信号发生器产生标准时钟脉冲接到74LS160的脉冲输入端，将置数端接无效电平即高电平，使芯片工作于计数状态，ODOCOBOA为输出端。每来一个脉冲，计数器按照四位二进制加法计数输出，当QDQCQBQA从0000变化为0011，QAQB通过二输入与非门后把低电平信号反馈到ENP使计数器再次处于保持状态。此时输出接到QA端，而QA的变化为0—1—0—1输出为两个时钟脉冲。由于芯片的清零端通过key1与电源相连，断开时为清零，闭合时即为工作状态。Key1开关每闭合一次即产生两个冲信号。此电路构成二分键产生电路。
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3.3.3三分键产生电路
图3-3-6 三分键产生电路图
对于三分键电路，图中函数信号发生器产生标准时钟脉冲接到74LS160的脉冲输入端，将置数端接无效电平即高电平，使芯片工作于计数状态，ODOCOBOA为输出端。每来一个脉冲，计数器按照四位二进制加法计数输出，当QDQCQBQA从0000变化为0101，QAQC通过二输入与非门后把低电平信号反馈到ENP使计数器再次处于保持状态。此时输出接到QA端，而QA的变化为0—1—0—1—0—1此时输出为三个时钟脉冲。由于芯片的清零端通过key1与电源相连，断开时为清零，闭合时即为工作状态。Key1开关每闭合一次即产生两个冲信号。此电路构成二分键产生电路。
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4.仿真调试分析
图4-1-4整体电路仿真图
函数信号发生器产生时钟脉冲，为使计数看起来比较连贯，仿真时将脉冲信号的频率调为1Mz输入到74LS160的CLK端口。其中J1，J2，J3三个开关分别负责三分键，二分键，一分键的产生，三个脉冲信号通过一个三输入或门输出到74LS192,单刀双掷开关控制74LS192的加法/减法功能切换。如此即可实现从000到999的计数功能。
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