PG059-AXI-INTERCONNECT
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时 间：2014-12-16
Introduction介绍
Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：
? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：
AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位
? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备
Overview概述
AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infrastructure cores）。infrastructure cores可以在系统设计的时候进行配置、连接。每一个（infrastructure cores）也可以被直接添加到AXI互联模块外部的模块设计中，或者被添加到Vivado IP Catalog的模块中，或者用在HDL设计中。 AXI互联IP核允许任意AXI主设备和AXI从设备的连接，可以根据数据位宽、时钟域和AXI Sub-protocol进行转换。当外部主设备或从设备的接口特性不同于互联模块内部的crossbar switch的接口特色时，相应的基本模块（infrastructure cores）就会被自动的引入来执行正确的转换。
AXI Infrastructure Cores
本文档所描述的下列IP核，可以根据AXI互联模块和在设计中的连接而例化于每一个AXI互联模块中。
? AXI Crossbar将一个或者多个相似的内存映射的主设备连接到一个或者多个相似的内
存映射的从设备。
? AXI Data Width Converter将一个内存映射的主设备连接到一个数据位宽不同的内存
映射的从设备。
? AXI Clock Converter将一个内存映射的主设备连接到一个不同时钟域的内存映射的
从设备。
? AXI Protocol Converter将AXI4、AXI3或者AXI4-Lite协议的主设备连接到不同AXI协
议的内存映射从设备。
? AXI Data FIFO在内存映射的主设备与从设备之间连接一些FIFO缓存。
? AXI Register Slice在内存映射的主从设备之间插入一组并行的寄存器，典型目的是为
了打断关键路径。
? AXI MMU为AXI互联模块提供地址范围译码和设备从映射服务。
Feature Summary AXI Crossbar
? 每一个例化的AXI互联模块都包含一个AXI Crossbar，（只有在多个MI或多个SI的时候，
AXI Crossbar才会存在）。（provided it is configured with more than（多于） one SI or more than one MI）。
? AXI Crossbar的从接口（SI）可以被配置包含有1到16个SI端口，来接收最多16个主
设备的数据传输连接。MI也可以支持1到16个slot，来向SI发送事务。 ? 可选择的互联架构（Selectable Interconnect Architecture）
? Crossbar mode（Performance optimized）
Shared-Address, Multiple-Data (SAMD共享地址多路数据) crossbar architecture.
读写数据通道都是并行的 crossbar 路径。当多个读或写数据源需要传输的时候，数据可以彼此独立、并行的传输。
根据配置连接映射来减少crossbar 数据路径，来减少资源的占用 共享的写地址仲裁器, 加上一个共享的读地址仲裁器。 仲裁器在通常情况下并不影响吞吐率。
只有在AXI互联模块被配置被AXI4或者AXI3 协议时，Crossbar模式才有效。
? Shared Access mode (Area optimized)
共享的读数据路径,共享的写数据路径和一个共享的读些地址路径 一次传输仅支持一个事务 使用资源最少
? 支持多个待处理的事务（crossbar mode ）
? 支持多个带有重排序深度的的主设备的连接(ID threads线程)
? Supports up to 32-bit wide ID signals with varying ID width per connected master. ? 支持写响应的冲排序，支持读数据的重排序，支持读数据的交织 ? 为所连接的每个主设备提供可配置的读写事务容限 ? 为所连接的每个从设备声明读写传输容限
? “Single-Slave per ID” method of cyclic dependency (deadlock) avoidance
cyclic dependency (deadlock) avoidance（循环依赖关系(僵局)避免） ? 固定优先级和轮询仲裁
? 拥有可配置的16级静态优先权
? 在配置为0优先级的主设备中实行轮询仲裁。
? 当SI或者MI已经达到容限值（acceptance limit） ，仲裁会被暂时取消 ? Supports TrustZone security for each connected slave as a whole
- If configured as a secure slave device, only secure AXI accesses are permitted. - Any non-secure accesses are blocked and the AXI Interconnect core returns a decerr response to the connected master.
? Generates region outputs for use by slave devices with multiple address decode
ranges
AXI Data Width Converter
? SI data width: 32, 64, 128, 256, 512 or 1,024 bits
? MI data width: 32, 64, 128, 256, 512 or 1,024 bits (must be different than SI data width) ? When upsizing(扩升规模), data is packed(打包) (merged合并) when permitted by
address channel control signals
? When downsizing(精简), burst transactions are split into multiple transactions if the
maximum burst length would otherwise be exceeded.
? When upsizing, the IP core can optionally perform FIFO buffering and clock frequency
conversion (synchronous or asynchronous) in a resource-efficient manner
AXI Clock Converter
? Synchronous integer-ratio (N:1 and 1:N) conversion for 2<=N<=16.
? Asynchronous clock conversion (uses more storage and incurs more latency than
synchronous conversion).
AXI Protocol Converter
? AXI4 or AXI3 to AXI4-Lite protocol conversion
? AXI4 to AXI3 protocol conversion:
AXI Register Slice
? 为5组AXI通道进行非别配置
? 通过花费频率延时来实现关键路径的优化
? One latency cycle per register-slice, with no loss in data throughput under all AXI hand
-shake conditions.
AXI Data FIFO
? Individually configurable for Write and Read datapaths. ? 32-deep LUT-RAM based. ? 512-deep block RAM based.
? Optional packet FIFO operation to avoid full/empty stalls in the middle of bursts.
Applications
AXI互联模块式通用的,使用在内存映射的数据传输系统中。
AXI Interconnect Core Limitations
下列限制不仅适用于AXI Interconnect本身，也适用于Infrastructure cores。 ? The AXI Interconnect core does not support discontinued AXI3 features:
? ° Atomic locked transactions（事务）. This feature was retracted by AXI4 protocol. A
locked transaction is changed to a non-locked transaction and propagated by the MI. ? Write interleaving. This feature was retracted by AXI4 protocol. AXI3 master
devices must be configured as if connected to a slave with a Write interleaving depth of one.
? AXI4 Quality of Service (QoS) signals do not influence arbitration priority in AXI Crossbar.
QoS signals are propagated from SI to MI. ? AXI Interconnect cores do not support low-power mode or propagate the AXI C channel
signals.
? AXI Interconnect cores do not time out if the destination of any AXI channel transfer
stalls indefinitely. All connected AXI slaves must respond to all received transactions, as required by AXI protocol.
? AXI Interconnect (AXI Crossbar core) provides no address remapping.
? AXI Interconnect sub-cores do not include conversion or bridging to non-AXI protocols,
such as APB
? AXI Interconnect cores do not have clock-enable (aclken) inputs. Consequently, the
use of aclken is not supported among memory-mapped AXI interfaces in Xilinx systems.
Product Specification（产品描述）
Figure 2-1显示了AIXI Interconnect CORE的结构原理图。在AXI互联模块中，Crossbar处理SI（the Slave Interface）与MI（Master Interface）之间的数据传输。SI或MI到Crossbar的路径之间是可选的AXI Infrastructure cores (couplers)链。Couplers包括：Register Slice, Data FIFO, Clock Converter, Data Width Converter 和Protocol Converter。 AXI互联模块可以配置支持最多16个SI与16个MI。每一个SI都连接到MI主设备以接收读写传输请求。每一个MI主设备都连接到SI设备，并执行到从设备的事务处理。位于中央的Crossbar模块处理MI与SI之间的所有AXI通道。在SI到crossbar或者crossbar到MI的路径之间，有一个或多个infrastructure cores，他们执行各种转换和存储功能。