1
1.2
16
逻辑门B 5 6 8
逻辑门C 10
10 1
解:延时-功耗积为传输延长时间与功耗的乘积,即
DP= tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
ADP =
2PLHPHLtt+ DP= (11.2)
2ns+
*16mw=17.6* 1210.J=17.6PJ
同理得出: BDP=44PJ CDP=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的 性能最好.
3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属 于逻辑0: (1)输入端接地; (2)输入端接低于1.5V的电源; (3)输入端接同类与非门的输 出低电压0.1V; (4)输入端接10kΩ的电阻到地.
解:对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
OLV=0.1V, ILV=1.5V,因此有:
(1) =0< ViILV=1.5V,属于逻辑门0
(2) <1.5V=ViILV,属于逻辑门0
(3) <0.1 (4)由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即 Vi<0.01V 3.1.7求图题3.1.7所示电路的输出逻辑表达式. 解:图解3.1.7所示电路中L1=AB,L2=BC,L3=D,L4实现与功能,即L4=L1L2L3,而 L= .. 4LE..,所以输出逻辑表达式为L=ABBCDE...... 3.1.9 图题3.1.9表示三态门作总线传输的示意图，图中n个三态门的输出接到数据传输总 线，D1，D2，??Dn为数据输入端，CS1，CS2??CSn为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ??Dn通过该总线进行正常传输; (2)CS信号能 否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果 所有CS信号均无效,总线处在什么状态? 解: (1)根据图解3.1.9可知,片选信号CS1，CS2??CSn为高电平有效,当CSi=1时第i个三 态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1， CS2??CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为0又为1. (3)如果所有CS信号均无效,总线处于高阻状态. 3.1.12 试分析3.1.12所示的CMOS电路，说明它们的逻辑功能 （A） （B） （C） （D） 解：对于图题3.1.12（a）所示的CMOS电路，当EN=0时， 和均导通，和 构成的反相器正常工作，L= 2PT2NT1PT1NTA，当EN=1时，和均截止，无论A为高电平还是 低电平，输出端均为高阻状态，其真值表如表题解3.1.12所示，该电路是低电平使能三态 非门，其表示符号如图题解3.1.12（a）所示。 2PT2NT 图题3.1.12（b）所示CMOS电路，EN=0时，导通，或非门打开，和构成反 相器正常工作，L=A；当 2PT1PT1NTEN=1时，截止，或非门输出低电平，使截止，输出端 处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解3.1.12（b）所示。 2PT1NT 同理可以分析图题3.1.12（c）和图题3.1.12（d）所示的CMOS电路，它们分别为高 电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题3.1.12（c）和图题 3.1.12（d）所示。 A L 0 0 1 0 1 0 1 0 高阻 1 1 3.1.12（a） A L 0 0 0 0 1 1 1 0 高阻 1 1 高阻 3.1.12（b） EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 3.1.12（c