第四章 系统软件结构设计
4.1 总体结构设计
软件设计主要实现两个功能：实时测速和滑行时间测量。 系统的总体体结构如图4-1所示： 靠轮接触
电机 增量式旋转光电编码器 数字信号 FPGA 显示模块 图4-1 系统总体设计框图
本课题为了实现测量电路的小型化、集成化，充分发挥FPGA的输入输出口和内部逻辑单元，整个数据处理处理工作都在FPGA芯片中进行。为了使系统更加清晰，我们把系统分成模块来处理。FPGA模块如图4-2所示：
测速模块 分频 时钟 计数器 运算 速度 倍频 降频 起始速度 终止速度 滑行时间测算模进制转换 判断 计时 图4-2 FPGA内部结构框图
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按键 修正锁存 显示模块 数码管显示 按照FPGA自顶向下的设计方法，在FPGA内部，将信号处理过程分为三个模块：测速模块、滑行时间测算模块和显示模块。
光电编码器输入的信号进入测速模块，通过倍频模块产生四倍频信号提供给计数器，计数模块的主要功能是对倍频信号和标准时钟信号分别计数并向锁存器提供数据和数据锁存信号。时钟模块的主要功能是控制整个系统的时钟信号，避免时钟偏斜的发生。运算模块的功能是对锁存器输出的信号进行运算使之得到电机的相应转速。测速模块输出的速度信号频率变化很快，为方便处理将其降频输入滑行时间测算模块，该模块通过将预先设定的起始速度和终止速度与实时输入的速度比较，得到计时数据，并记录下读到的最接近预先设定值得四个速度值，将这些数据按照公式进行修正后就得到了精确的滑行时间。
关键问题可分为三部份： （1）测速公式
V?60?m1?fm2?p （4-1）
V单位为rpm。其中，m1是转速脉冲计数值，m2是高频时钟计数值，f是高频时钟频率，p是光电码盘每转一圈发出的脉冲是。由公式可见，要想高精度测得速度，m1和m2一定要精确得到。m1精确相当于转过的角度精确，m2精确相当于计时准确。
（2）详细测速方案
参考闸门上升沿到来时，并不立刻开始对被测信号计数，而是等被测信号上升沿来时才开始计数，这就保证了技术起始时刻的准确性；同样，当参考闸门下降沿到来时也不立刻停止计数，而是等被测信号的上升沿来临时才停止计数，这就保证了计数停止时刻的准确性。这样记得的被测信号一定是整数个周期，认为是精准的，但对标准时钟的技术就不那么这么精准了。由于被测信号本身的不确定性和芯片内部产生时钟偏移（Clock Skew）等原因，在开始和截至时刻无法保证和被测信号的起始和截至时刻严格对齐，极端情况会差±1个时钟周期，但标准时钟是高频时钟，一般都是ns级，对速度测量的精度影响相对
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较小，用此方法能实现高精度测速。
（3）滑行时间测算方案
滑行法测汽车性能的过程，是一个汽车减速的过程，系统在实时读取速度值的同时，根据预设的起始速度和终止速度进行状态判断，再进行50MHz标准时钟脉冲计数。
时间测算中的标准时钟脉冲计数器有三个状态：大于起始速度清零、位于起始速度和终止速度之间计数、小于终止速度输出计数值。在实际测量过程中，往往因为速度变化太快的原因，系统无法读取到精确的起始速度和终止速度，那么得到计数值就不是准确的起始速度到终止速度的滑行时间。如图4-3所示。
图4-3 滑行时间测算
要测量的时间段为56km/h-32km/h，当速度高于56km/h时，测功机开始滑行，如假定从62km/h开始滑行，当系统测量到的速度接近56km/h时，计时开始，共测量到的速度点为4个，设图中的（1）～（6）点速度分别为Va1、Va、
Va2、Vb1、Vb、Vb2，读到的最接近起始速度Va的两个值为稍大于Va的Va1和稍
小于Va的Va2；读到的最接近终止速度Vb的两个值为稍大于Vb的Vb1和稍小于Vb的Vb2。读取Va1和Va2的间隔时间与读取Vb1和Vb2的间隔时间相同，都为速度输出周期Tv?0.02s。而计数器记到的标准脉冲数换算出来的时间t1，实际上是Va2到Vb1之间的时间，所以，准确的滑行时间为：
t?t1?Tv?(Va?Va2Vb1?Vb?)Va1?Va2Vb1?Vb2 （4-2）
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根据课题的要求，将整个系统分为五个模块：时钟及输入信号处理、测速、测滑行时间、按键控制及时间修正、数码管显示。
4.2 时钟及输入信号处理
在FPGA设计中一般都是使用全局时钟网络，这样可以驱动所有触发器和时序电路，保证到各个时序选件时钟输入端等长，同时全局时钟网络还具有很强的驱动能力，保证时钟信号引入的抖动非常小。由于开发板的限制和显示稳定性的需要本系统中用了两部分的分频。为了避免时钟偏斜对计数器计数的影响，本系统还专门设计了一个时钟模块来防止此问题。本模块为系统的全局时钟来源，同时对编码器输出信号进行处理。时钟模块框图如图4-4所示，其内部连接图如图4-5所示。
图4-4 时钟模块框图
图4-5 时钟模块内部连接图
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4.2.1 倍频模块
光电编码器的倍频是提高测量精度的关键。怎样才能达到倍频呢？我们采用信号上升沿和下降沿鉴别方法的原理来进行倍频，输入信号与其延时信号异或后，就可得到倍频信号。
对此设计了两种方案：方案一是使用单相信号，先将信号取反，再把原信号和取反后的信号分别进行二分频，再进行边沿鉴别；方案二是使用A、B双相信号，直接进行边沿鉴别。分析表3-5的编码器输出信号参数，可以看出，周期误差比相位误差小得多，所以第一种方案的周期精度会比第二种方案高。但是，考虑到第一种方案只用到了单路信号，而且对信号进行了降频处理，频率比第二种方案降低了4倍，在低频时将造成更大的误差。综合考虑，采用第方案二。边沿鉴别原理如图4-6所示。
图4-6 边沿鉴别原理图
对于延时的处理方法有很多，微分型电路其信噪比小，抗干扰性差，积分型电路可以提高信噪比，但有一个很大的缺点，就是当输入信号频率高时，电容充放电不及时，导致输出信号失真；对于各种倍频电路来说，电阻和电容的参数不可能完全一致，所以倍频后的各路脉冲宽度不等。因此，本系统设计采用数字延时线路（寄存器延时），可以很好的客服了以上延时电路的缺点，延时的时间和各路倍频的脉冲宽度由时钟控制，倍频后的脉冲宽度均匀一致。而且使用FPGA来实现数字延时，保证了计数的准确性和精度。延时电路如图4-7。
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