图4-7 延时电路
clk时钟为50MHz的全局时钟；a、b对应于光电编码器的两相输出信号；beipin为4倍频后的输出信号。其代码参见附录三，模块图如图4-8所示，仿真图如图4-9所示。
图4-8 倍频模块
图4-9 倍频模块仿真图
4.2.2 计数器分频模块
本系统采用的测速参考闸门是250Hz，但是因为变M/T测速法的特点，通过检测编码器信号的上升沿得到的闸门得频率是不停变化的，这种频率的变化将导致速度值输出频率的不稳定，就很难进行下一步的滑行时间测算。于是在系统中加入一个低频时钟50 Hz，对速度值输出进行降频。
计数器分频工作原理：计数器根据输入时钟信号的上升沿来计数，当达到计数器的进位输出时，计数器就输出一个脉冲，从而使计数器输出的脉冲周期比原来的时钟信号周期大，达到分频的效果。计数器和分频如图4-10。
35
图4-10 分频模块框图
clk时钟为50MHz的全局时钟；fre_std为速度降频50Hz；fre_test为测速参考闸门250Hz。其代码参见附录三，仿真波形如图4-11所示。
图4-11 计数分频模块仿真图
4.2.3 时钟同步
因为设计中大量使用了触发器，因此如果是直接调用，则会产生时钟偏斜（Clock Skew）问题。时钟偏斜（Clock Skew）是指一个同源时钟到达两个不同寄存器时钟端的时间差别。造成时钟偏斜的原因主要是两条时钟路径到达同步元件的长度不同。这显然无法满足路径的保持时间，必将造成电路的工作错误。
在本设计中为了避免产生时钟偏斜，采用了两个时钟的方法，由50MHz全局时钟clk派生出一个和原时钟频率相同时衍生时钟，这样，就解决了时钟偏移问题。当原时钟相位落后clk时，即对其进行校正，使out1、out2和基准时钟信号clk保持同步。其代码参见附录三，模块图如图4-12所示，仿真波形图如图4-13所示。
图4-12 时钟同步模块
in1、in2：输入的时钟信号；clk：基准时钟；out1、out2：已同步的时钟信
36
号。
图4-13 时钟同步仿真图
4.3 测速模块
本模块中对标准时钟（50MHz）和四倍频信号分别计数，再根据公式（2-11）进行计算，然后输出速度值。模块图如图4-14所示，内部连接图如图4-15所示。
图4-14 测速模块框图
37
图4-15 测速模块连接图
4.3.1 计数模块
工作系统要求的调速范围是10～4000 rpm；速度环的频率为250 Hz，即每4ms取得一次速度信息。所用编码器是HGAIN S5208G-1024BM型增量式光电编码器，旋转一周输出的脉冲是为1024个，经4倍细分后实际的脉冲数p=4096 个。
参考闸门去250Hz的低电平信阶段，即0.002s时间。
60?7.3242理论上可测得的最大转速为：4096?0.002 rpm，满足工作系统提
出的最低转速要求。以最高转速4000 rpm旋转时，2ms内最大编码器输出脉冲
个，所以选用20位计数器（可计数数为0.002?4096?4000?60?19660802097151）作为转速脉冲计数器可满足要求。高频计时基准时钟选择开发板晶振提供的50 MHz，高频时钟计数器可以选择15位宽。
计数模块框图如4-16所示，其代码参见附录三。
图4-16 计数模块框图
code_AB：来自时钟模块的编码器倍频信号；clk：50MHz标准时钟信号；fre_test：250Hz测速闸门时钟信号；code_cnt：编码器脉冲计数输出；clk_cnt：标准时钟脉冲计数输出。
在实际应用中，当速度为零的时候，编码器不再输出脉冲，系统检测不到上升沿，所以计数闸门无法关闭，这将导致编码器脉冲计数溢出。所以在本模块中，编码器脉冲计数从1开始，当记到5005的时候，则停止计数，这使在后
38
面的计算模块中分母始终不为零，保证了计数器的正常输出。
仿真波形如图4-17所示，beipin为编码器倍频信号，cnt_en为计数闸门。
图4-17 计数模块仿真图
4.3.1 速度运算
前面计数模块输出的值，根据公式（4-1），需要相除之后再乘一个常数。因为在模块内进行的都是整数运算，为了保证精确度，我们先把编码器脉冲计数乘以该常数，再和标准时钟脉冲计数进行除法运算。同时，为了节省硬件资源，在保证精度不受明显影响的情况下，我们将乘法运算替换为移位运算。其框图图如图4-18所示，仿真波形图如图4-19所示.
图4-18 运算模块
图4-19 运算模块仿真图
code_cnt：编码器脉冲计数输出；clk_cnt：标准时钟脉冲计数输出；
39